저전력 SRAM

저전력 SRAM 설계 기법과 전력 최적화

SRAM은 CPU 캐시, 임베디드 시스템, IoT 디바이스 등에서 널리 사용되지만, 미세 공정으로 갈수록 누설 전류(leakage current)와 동적 전력(dynamic power)이 주요 문제로 부상합니다. 저전력 SRAM은 이러한 전력 소비를 줄이기 위해 전압 스케일링, 클럭 게이팅, 파워 게이팅, 셀 구조 최적화 등 다양한 기법을 적용합니다.

이 문서는 SRAM의 전력 소비 메커니즘, 대표적인 저전력 설계 기법, 그리고 실무에서의 적용 사례를 분석합니다. 저전력 SRAM 설계는 단순히 전압을 낮추는 것이 아니라, 읽기/쓰기 안정성, 속도, 면적과의 트레이드오프를 동시에 고려해야 합니다.

1. 핵심 개념

SRAM 전력 소비 메커니즘

SRAM의 전력 소비는 크게 동적 전력과 정적 전력(누설 전류)으로 나뉩니다.

그림 1. SRAM 전력 소비 구성 — 동적 전력과 누설 전류

동적 전력 (Dynamic Power)

• 클럭과 데이터 전환 시 커패시턴스 충방전에서 발생
• 공식: P_dynamic = α × C × VDD² × f (α: 활성율, C: 커패시턴스, f: 클럭 주파수)
• VDD²에 비례하므로 전압 스케일링이 가장 효과적인 저전력 기법

정적 전력 (Static Power / Leakage)

• 전원이 공급되는 동안 트랜지스터에서 지속적으로 흐르는 누설 전류
• 서브스레시홀드 누설(subthreshold leakage), 게이트 누설(gate leakage), 음의 바이어스 온도 의존성(NBTI) 등
• 미세 공정으로 갈수록 누설 전류가 증가하여 정적 전력이 전체 전력의 상당 부분을 차지

Near-Threshold Voltage (NTV) 동작

Near-threshold voltage는 공급 전압(VDD)을 트랜지스터의 문턱 전압(Vth) 근처까지 낮추는 기법입니다.

• 동작 전압 영역: VDD ≈ Vth ± 100~200mV
• 장점: 전력 소비가 급격히 감소 (VDD² 비례 + 누설 전류 감소)
• 단점: 동작 속도 감소, 변동성(variation)에 대한 민감도 증가
• 적용: IoT, 웨어러블, 임베디드 시스템의 저전력 캐시

NTV 동작에서는 트랜지스터의 변동성이 성능과 수율에 큰 영향을 미치므로, SRAM 셀 설계에서 읽기/쓰기 마진 확보가 중요합니다.

Power Gating

Power Gating은 사용하지 않는 SRAM 뱅크나 블록의 전원을 차단하여 누설 전류를 제거하는 기법입니다.

• 구현: PMOS/NMOS 스위치를 VDD/GND 경로에 삽입
• 이점: 대기 시 전력 소비를 거의 제로로 유지
• 과제: 전원 복구 시 레이턴시, 스위치 트랜지스터의 면적/누설 오버헤드

클럭 게이팅 (Clock Gating)

클럭 게이팅은 쓰기 동작이 필요 없는 시간대에 클럭 신호를 차단하여 동적 전력을 줄입니다.

• 적용: SRAM 어레이의 워드라인 드라이버, 센스 앰프, 프리차지 회로
• 효과: 클럭 트리의 토글 활성율을 줄여 동적 전력 절감

VDD 스케일링 (Voltage Scaling)

VDD 스케일링은 공급 전압을 낮춰 동적 전력과 누설 전류를 동시에 줄이는 가장 기본적인 기법입니다.

• 동적 전력: VDD²에 비례하여 감소
• 누설 전류: VDD 감소에 따라 서브스레시홀드 누설이 지수적으로 감소
• 한계: 너무 낮은 VDD는 읽기/쓰기 실패와 속도 저하를 초래

Retention / Drowsy SRAM

완전한 power gating이 데이터 보존과 충돌할 때는 retention mode 또는 drowsy SRAM이 자주 사용됩니다. 이 방식은 셀 상태를 유지할 수 있는 최소 전압 근처까지 VDD를 낮춰 누설 전력을 줄이되, 배열 전체를 완전히 꺼 버리지는 않습니다.

• Retention mode: state는 유지하지만 즉시 고성능 접근은 어려운 저전력 대기 상태
• Drowsy SRAM: cache line이나 bank를 낮은 retention voltage로 유지해 wake-up 비용을 power gating보다 줄임
• 트레이드오프: retention 전압 margin, wake-up 시간, 주변 회로 제어 복잡도 최적화 필요
• 적용: 모바일 SoC의 L2/L3 cache 대기 상태, always-on buffer, 초저전력 MCU SRAM

2. 비교/분석

저전력 SRAM 설계 기법 비교

기존 저전력 SRAM 기법과의 관계

저전력 SRAM 설계는 6T 기본 셀의 한계를 극복하기 위한 기술들의 집합입니다. 8T/10T 셀 변형(sram_0005)은 읽기 경로를 분리해 저전압 동작 여유를 확보하고, 리텍션 수율(sram_0010) 최적화는 데이터 보존 전력을 줄이는 데 기여합니다. SRAM vs DRAM 비교(sram_0015)에서 SRAM이 DRAM 대비 동적 전력이 높지만, 정적 전력 관점에서는 refresh 불필요라는 이점이 있습니다.

3. 동작 원리

동적 전력 절감 흐름

그림 2. VDD 스케일링에 따른 동작 영역과 전력 절감

1. 클럭 활성화: 쓰기/읽기 동작 시에만 클럭을 활성화
2. 워드라인 구동: 활성화된 워드라인만 구동하여 셀 접근
3. 센스 앰프 동작: 프리차지 후 미세한 전위차를 감지
4. 전력 관리: 미사용 시 클럭/전원 차단으로 대기 전력 최소화

누설 전류 관리

누설 전류는 트랜지스터의 문턱 전압(Vth)에 크게 의존합니다.

• Vth가 높은 트랜지스터: 누설 전류가 적지만 동작 속도가 느림
• Vth가 낮은 트랜지스터: 동작 속도가 빠르지만 누설 전류가 큼
• Multi-Vth 설계: 속도가 중요한 경로에 저Vth, 누설이 중요한 경로에 고Vth 사용

SRAM 셀에서는 셀 내부 인버터에 고Vth 트랜지스터를, 비트라인 드라이버와 센스 앰프에 저Vth 트랜지스터를 배치하는 방식으로 전력/속도 균형을 맞춥니다.

Power Gating 동작 흐름

1. 대기 진입: SRAM 뱅크가 사용되지 않으면 전원 스위치 OFF
2. 헤드 스위치 동작: PMOS 헤드 스위치가 VDD 공급 차단
3. 상태 유지: 일부 구조에서는 retention flip-flop으로 데이터 보존
4. 전원 복구: 스위치 ON 후 일정 시간 내에 안정화 필요

Retention 모드 전환 흐름

1. 활성 상태 축소: bank 또는 cache way의 access를 중단하고 bitline/sense amp를 비활성화
2. Retention VDD 전환: 셀이 뒤집히지 않을 정도의 최소 전압으로 공급 전압을 낮춤
3. 주변 회로 차단: decoder, write driver, 일부 clock tree를 함께 꺼서 누설과 동적 전력을 추가 절감
4. 복귀 시 재안정화: retention rail을 정상 VDD로 복구한 뒤 wordline timing과 sense margin을 재확인

4. 장단점

장점

• VDD 스케일링은 전력 소비를 VDD² 비례로 줄여 가장 효과적인 저전력 기법
• Power Gating은 대기 시 누설 전력을 거의 제로로 유지
• Retention/Drowsy 모드는 데이터를 유지하면서도 power gating보다 짧은 wake-up 경로를 제공
• NTV 동작은 IoT/웨어러블 등 배터리 수명이 중요한 시스템에 적합
• 8T/10T 셀은 저전압에서도 안정적인 읽기/쓰기를 보장
• 클럭 게이팅은 추가 하드웨어 없이 동적 전력 절감 가능

단점

• VDD 스케일링은 동작 속도가 크게 저하되고 변동성에 민감
• Power Gating은 전원 복구 시 레이턴시가 발생하고 면적 오버헤드가 큼
• Retention 전압을 너무 낮추면 데이터 유지 실패가 발생해 수율 검증이 까다롭다
• NTV 동작은 공정 변동성에 매우 민감하여 수율 확보가 어려움
• 8T/10T 셀은 면적이 증가하여 밀도가 낮아짐
• 저전력 설계는 읽기/쓰기 마진과 속도와의 복잡한 트레이드오프를 동반

5. 관련 기술

• 6T SRAM 기본 셀과 read/write margin
• 8T/10T SRAM 셀 변형과 저전압 안정성
• SRAM 리텐션 수율과 DRV 관점
• SRAM과 DRAM의 밀도/전력/제어 비교
• Reference: International Symposium on Low Power Electronics and Design (ISLPED)
• Reference: IEEE Journal of Solid-State Circuits (JSSC) — SRAM 전력 최적화 특집
• Reference: AMD/Intel CPU 캐시 전력 관리 기술 백서
• 표준: JEDEC 표준 — 모바일/임베디드 메모리 전력 사양
• 논문: "Near-Threshold Voltage Operation: A Practical Approach to Ultra-Low-Power VLSI Design"
• 논문: "Power-Gating Method for SRAM Macros" (IEICE Electronics Express)

6. 핵심 정리

SRAM의 전력 소비는 동적 전력(VDD²×f)과 누설 전류로 구성되며, 미세 공정에서 누설 전류의 비중이 점점 증가하고 있다. VDD 스케일링은 전력 절감에 가장 효과적이지만, 속도 저하와 변동성 문제를 동반한다. Power Gating은 대기 시 누설 전력을 제거하지만, 전원 복구 레이턴시와 면적 오버헤드가 과제이다. NTV 동작은 IoT/웨어러블 등 배터리 수명이 중요한 영역에서 활용되나, 공정 변동성에 대한 대응이 필요하다. 저전력 SRAM 설계는 단일 기법 적용이 아닌, 셀 구조·전압·클럭·전원 관리 기법을 종합적으로 최적화하는 것이 핵심이다.