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DRAM 타이밍 파라미터

DRAM 타이밍 파라미터 상세 분석

CAS Latency (CL) · Row to Column Delay (tRCD) · Row Precharge Time (tRP) · Row Active Time (tRAS) · Refresh Cycle Time (tRFC) · Command Rate (CR)

DRAM은 전기적 특성상 명령 실행에 필수적인 대기 시간이 존재합니다. 타이밍 파라미터는 이 대기 시간을 클럭 사이클 수로 정의하며, 메모리 성능과 안정성을 결정하는 핵심 요소입니다. 본 문서는 주요 타이밍 파라미터의 의미, 동작 원리, 세대별 변화, 그리고 대역폭과 지연 시간 간의 트레이드오프를 분석합니다.

개요

DRAM 타이밍은 메모리 컨트롤러와 DRAM 칩 간의 통신에서 명령 간 최소 대기 시간을 정의합니다. 낮은 타이밍 값은 더 빠른 접근을 가능하게 하지만, 하드웨어적 한계로 인해 지나치게 낮은 값은 데이터 손상이나 시스템 불안정을 초래합니다.

DDR SDRAM에서 타이밍은 보통 CL-tRCD-tRP-tRAS의 4개 숫자로 표기합니다 (예: 9-9-9-24). 각 숫자는 해당 파라미터가 몇 클럭 사이클 동안 유지되어야 하는지를 나타냅니다. 이 값들이 실제 지연 시간(ns)으로 변환되려면 메모리 클럭 주파수를 알아야 하며, DDR 전송률(MT/s)은 내부 클럭의 2배라는 점도 함께 봐야 합니다.

핵심 개념

CAS Latency (CL) — 열 주소 래치 지연

CL(Column Address Strobe Latency)은 DRAM이 Column 주소를 받은 후 첫 번째 비트 데이터를 출력하기까지의 클럭 사이클 수입니다. 행이 이미 활성화된 상태(Row Buffer에 데이터가 있는 상태)에서 열만 읽는 경우의 지연 시간을 나타냅니다.

그림 1. CAS Latency (CL) 동작 타이밍: ACT → RD 명령 후 데이터 출력까지의 지연

CL은 실제 대기가 아니라 정확히 일치해야 하는 값입니다. 메모리 컨트롤러와 DRAM이 협상하여 결정합니다.
CL이 낮을수록 읽기 지연이 줄어들지만, 너무 낮으면 센스 앰프가 데이터를 안정적으로 증폭하기 전에 읽기가 시도되어 오류가 발생합니다.
DDR4의 경우 CL 범위는 보통 7~22, DDR5는 CL 22~40 범위입니다.

Row to Column Delay (tRCD) — 행 활성화 후 열 접근 지연

tRCD(Row to Column Delay)는 행을 활성화한(ACT 명령) 후 열 주소를 전달하기까지의 최소 클럭 사이클 수입니다. 행 버퍼와 센스 앰프가 선택된 행의 전하를 감지하고 안정적인 읽기/쓰기가 가능한 상태로 만드는 시간을 보장합니다.

그림 2. DRAM 타이밍 파라미터 전체 개요: ACT → RD/WR → PRE 흐름과 주요 타이밍 위치

tRCD + CL = 활성 행이 없을 때 첫 비트를 읽는 데 걸리는 대표적인 지연 경로입니다.
tRCD가 너무 짧으면 센스 앰프가 충분히 전압 차를 증폭하지 못한 상태에서 열 접근이 발생하여 잘못된 데이터가 읽힐 수 있습니다.
일부 메모리 컨트롤러는 읽기용 tRCDRD와 쓰기용 tRCDWR를 별도로 다룹니다.
DDR4 기준 tRCD는 보통 9~19 사이클, DDR5는 14~28 사이클입니다.

Row Precharge Time (tRP) — 프리차지 시간

tRP(Row Precharge Time)는 프리차지 명령(PRE)을 내린 후 새 행을 활성화하기까지의 최소 클럭 사이클 수입니다. 비트라인을 Vdd/2로 다시 맞추는 시간을 보장합니다.

tRP + tRCD + CL = 잘못된 행이 열려 있을 때 새 데이터를 읽는 데 걸리는 총 시간
tRP가 너무 짧으면 비트라인이 완전히 프리차지되지 않아 새 행 활성화 시 오류가 발생합니다.
DDR4 기준 tRP는 보통 7~19 사이클, DDR5는 14~28 사이클입니다.

Row Active Time (tRAS) — 행 활성 유지 시간

tRAS(Row Active Time)는 행을 활성화한(ACT 명령) 후 프리차지 명령(PRE)을 내리기까지의 최소 클럭 사이클 수입니다. 센스 앰프가 읽은 전하를 셀에 다시 복원하고 행 접근을 안전하게 마무리할 시간을 보장합니다.

tRAS는 읽기/쓰기 경로, burst 길이, 복원 시간 제약을 함께 반영해 정해지며, 단순히 CL 하나만으로 결정되지는 않습니다.
tRAS = tRC - tRP 관계가 성립합니다 (tRC는 Row Cycle Time).
행을 너무 빨리 닫으면 커패시터 충전이 불완전하여 데이터 손실이 발생할 수 있습니다.

Refresh Cycle Time (tRFC) — 리프레시 주기

tRFC(Refresh Cycle Time)는 리프레시 명령 후 읽기/쓰기 명령을 내리기까지의 최소 클럭 사이클 수입니다. 리프레시 동안 해당 뱅크는 접근할 수 없습니다.

tRFC는 메모리 밀도에 비례하여 증가합니다. 더 많은 셀을 리프레시해야 하므로 시간이 길어집니다.
DDR4에서 tRFC는 일반적으로 200~350 사이클, DDR5에서는 250~500 사이클 범위입니다.
리프레시 오버헤드는 실제 사용 가능한 대역폭을 감소시킵니다.

Command Rate (CR) — 명령 레이트

CR(Command Rate)은 칩 셀렉트(CS) 명령 후 첫 번째 활성화 명령까지의 클럭 사이클 수입니다. 보통 1T(1N) 또는 2T(2N)으로 설정됩니다.

1T는 더 빠르지만 신호 무결성 문제가 있을 수 있습니다.
2T는 안정적이지만 약간의 지연이 추가됩니다.
멀티랭크 시스템에서는 2T가 더 일반적입니다.

보조 타이밍과 해석 주의점

실제 DRAM 성능은 1차 타이밍(CL, tRCD, tRP, tRAS)만으로 완전히 설명되지 않습니다. DDR4/DDR5 DIMM의 SPD에는 2차, 3차 타이밍이 함께 저장되며, 메모리 컨트롤러는 워크로드와 신호 무결성 조건에 맞춰 이 값들을 조합합니다.

tWR(Write Recovery Time): 마지막 쓰기 이후 PRE를 내리기 전까지 필요한 복구 시간입니다.
tRC(Row Cycle Time): 같은 뱅크에서 한 행을 열고 닫은 뒤 다시 ACT를 내릴 수 있을 때까지의 전체 주기입니다.
tCCD(Column to Column Delay): 연속 열 명령 사이의 간격으로, burst 길이와 서브채널 구조의 영향을 받습니다.
tFAW(Four Activate Window): 짧은 시간 안에 너무 많은 ACT를 몰아넣지 않도록 제한해 전류 피크와 전압 강하를 제어합니다.

오버클럭 문맥에서 흔히 4개의 숫자만 비교하지만, 실제 체감 성능은 bank parallelism, 페이지 히트 비율, refresh 정책, 메모리 컨트롤러 스케줄링까지 함께 봐야 합니다.

DDR 세대별 타이밍 비교

DDR 세대가 발전하면서 클럭 주파수가 증가하고 타이밍 파라미터도 변화했습니다. 절대 지연 시간(ns)은 세대별로 크게 변하지 않지만, 클럭 사이클 수는 증가하는 경향이 있습니다.

세대	DDR4-2400	DDR4-3200	DDR5-4800	DDR5-6400	LPDDR5-6400	LPDDR5X-8533
클럭 주파수	1200 MHz	1600 MHz	2400 MHz	3200 MHz	3200 MHz	4266 MHz
클럭 주기	0.833 ns	0.625 ns	0.417 ns	0.313 ns	0.313 ns	0.234 ns
CL	17	22	40	48	32	42
tRCD	17	22	40	48	32	42
tRP	17	22	40	48	32	42
tRAS	36	32	52	52	56	52
CL 절대 지연	14.2 ns	13.8 ns	16.7 ns	15.0 ns	10.0 ns	9.9 ns

표 1. DDR 세대별 주요 타이밍 파라미터 비교

DDR4-2400의 CL 17은 14.2ns, DDR5-4800의 CL 40은 16.7ns로, 세대가 올라가도 절대 지연은 비슷하거나 약간 증가합니다.
DDR5는 더 높은 대역폭을 제공하지만, 초기 제품은 상대적으로 높은 CL 값을 가져 절대 지연이 약간 더 높습니다.
LPDDR 계열은 전력/패키지/채널 구조가 달라 숫자만으로 DDR DIMM과 단순 비교하면 오해가 생길 수 있으므로, 실제 ns 지연과 시스템 구조를 함께 봐야 합니다.

타이밍 다이어그램 분석

DRAM 동작은 여러 명령이 시간 순서대로 실행되는 타이밍 다이어그램으로 설명할 수 있습니다. 각 명령 간 간격은 타이밍 파라미터로 정의됩니다.

그림 3. DRAM 읽기/쓰기 타이밍 다이어그램과 파라미터 관계

읽기 동작 타이밍

ACT 명령: 행을 활성화합니다. tRCD만큼 대기합니다.
RD 명령: 열 주소를 전달합니다. CL만큼 대기 후 데이터가 DQ로 출력됩니다.
데이터 출력: 8n prefetch로 여러 비트가 동시에 출력됩니다.
PRE 명령: 행을 닫습니다. tRAS 이상 경과 후 실행 가능합니다.
다음 ACT: tRP만큼 대기 후 새 행을 활성화할 수 있습니다.

쓰기 동작 타이밍

쓰기는 읽기와 유사하지만 tWR(Write Recovery Time)이 추가됩니다.

ACT 명령: 행을 활성화합니다. tRCD만큼 대기합니다.
WR 명령: 열 주소와 데이터를 전달합니다.
tWR 대기: 쓰기 회수 시간. 커패시터에 데이터가 안정적으로 기록되는 시간을 보장합니다.
PRE 명령: tWR 후 프리차지할 수 있습니다.

동뱅크 접근과 페이지 히트

동일한 행에 대한 추가 접근은 페이지 히트(Page Hit)로, CL만으로 데이터를 읽을 수 있어 가장 빠릅니다. 반대 행 접근은 페이지 미스(Page Miss)로, tRP + tRCD + CL의 전체 지연이 발생합니다. 실제 시스템은 bank interleaving으로 일부 대기를 겹쳐 숨기기도 하지만, 같은 뱅크 기준 접근 지연을 이해할 때 이 식이 기본 출발점이 됩니다.

장단점

장점

타이밍 파라미터를 통한 정밀 제어로 메모리 성능을 최적화할 수 있습니다.
세대별로 발전하는 타이밍 기술은 절대 지연 시간을 유지하면서 대역폭을 증가시킵니다.
BIOS에서 타이밍을 조정하여 오버클럭이나 안정성 최적화가 가능합니다.

단점

낮은 타이밍 값은 더 높은 전력 소모와 발열을 초래할 수 있습니다.
타이밍 설정이 잘못되면 시스템 불안정이나 데이터 손상이 발생할 수 있습니다.
리프레시 오버헤드(tRFC)는 실제 사용 가능 대역폭을 감소시킵니다.

참고 문헌

JEDEC Standard No. 79F — DDR SDRAM Specification
JEDEC Standard No. 79-5 — DDR5 SDRAM Specification
Wikipedia: Memory timings — https://en.wikipedia.org/wiki/Memory_timings
Wikipedia: DDR SDRAM — https://en.wikipedia.org/wiki/DDR_SDRAM

핵심 정리

DRAM 타이밍 파라미터는 CL, tRCD, tRP, tRAS 등으로 대표되며, 각각 DRAM 내부 동작의 최소 대기 시간을 클럭 사이클로 정의합니다. DDR 세대가 발전하면서 클럭 주파수가 증가하여 대역폭이 높아졌지만, 절대 지연 시간은 세대별로 크게 변하지 않는 특징이 있습니다. 타이밍 설정은 성능과 안정성 간의 트레이드오프를 포함하며, 메모리 컨트롤러와 DRAM의 협상을 통해 최적값이 결정됩니다. 리프레시 오버헤드(tRFC)와 명령 레이트(CR)는 실제 시스템 성능에 추가적인 영향을 미치므로, 전체 타이밍 특성을 종합적으로 고려해야 합니다.

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