LPDDR 내부 구조

LPDDR(Low Power Double Data Rate) SDRAM은 모바일 기기, 노트북, 태블릿 등에서 사용되는 저전력 고성능 메모리입니다. 이 문서에서는 LPDDR4X, LPDDR5, LPDDR5X 세대의 내부 구조를 분석하고, 채널 구성, 뱅크 아키텍처, 전력 관리 등 핵심 특징을 설명합니다.

LPDDR은 DDR SDRAM과 별개의 표준으로, 모바일 환경에 최적화된 저전력 설계를 특징으로 합니다. 일반 DDR이 모듈형(RDIMM/UDIMM)으로 연결되는 것과 달리, LPDDR은 보통 메인보드에 직접 솔더링(PoP, Package-on-Package)되어 공간 효율과 전력 효율을 동시에 추구합니다. 최신 세대인 LPDDR5/5X는 주파수·전압 스케일링, WCK/RDQS 클럭 분리, 16뱅크 구조 등을 통해 고대역폭과 저전력 간의 트레이드오프를 개선하고 있습니다.

핵심 개념

채널(Channel) 구조

LPDDR은 단일 데이터 버스 대신 독립적인 채널 구조를 사용하며, 이것이 DDR 계열과 구별되는 대표적 특징입니다.

LPDDR4/4X:
- 2개의 독립 16비트 채널
- 각 채널별 CA(Command/Address) 버스
- 최대 2개 다이(Die) 페어 채널당
- 총 32비트 데이터 버스 (2채널 × 16비트)

LPDDR5/5X:
- 2개의 독립 16비트 채널
- 각 채널별 CA 버스 (7비트 DDR)
- 최대 4개 다이 페어 채널당
- 총 32비트 데이터 버스 (2채널 × 16비트)

뱅크(Bank) 구조

LPDDR은 DDR과 달리 뱅크 그룹(Bank Group) 구조를 사용하지 않습니다. 대신 단일 뱅크 평면(Bank Flat) 구조를 채택하여 레이턴시를 줄입니다.

LPDDR4/4X 뱅크 구조:
- 채널당 8개의 뱅크
- 뱅크 그룹 없음 (Flat 구조)
- 각 뱅크는 독립적으로 접근 가능
- 최대 16개 뱅크 (2채널 × 8뱅크)

LPDDR5/5X 뱅크 구조:
- 채널당 8뱅크 모드 또는 16뱅크 모드 지원
- 16뱅크 모드에서는 4개의 뱅크 그룹으로 구분
- 각 뱅크 그룹당 4개의 뱅크
- 최대 32개 뱅크 구성이 가능하며, 고속 구간에서는 16뱅크 모드가 자주 사용됨

LPDDR5의 뱅크 수 증가는 DRAM 코어 속도를 높이지 않으면서도 동시 접근 가능성을 높이는 효과가 있습니다. 특히 모바일 기기에서 멀티태스킹 시 여러 프로세스가 동시에 메모리를 접근할 때 병렬 처리 효율이 크게 향상됩니다.

패키징(Packaging)

LPDDR은 모바일 기기의 공간 제약으로 인해 다양한 패키징 방식을 지원합니다.

동작 원리

클럭 아키텍처

LPDDR은 고속 동작을 위해 독특한 클럭 아키텍처를 사용합니다.

LPDDR4/4X:
- CK 기반 명령/주소 클럭 사용
- 데이터는 DQS/RDQS 기반 소스 동기식 스트로브로 정렬
- 최대 4267 MT/s급 속도 지원

LPDDR5/5X:
- CK와 WCK를 분리한 클럭 구조
- CK는 명령/주소 전달에 사용
- WCK는 고속 데이터 전송 타이밍을 담당
- 최대 6400 MT/s(LPDDR5), 8533 MT/s(LPDDR5X) 지원

LPDDR5의 CK/WCK 분리는 명령 버스를 상대적으로 낮은 속도로 유지하면서도 데이터 핀 전송률을 높이기 위한 핵심 기술입니다. CK는 명령/주소를 전달하고, WCK는 데이터 타이밍을 담당해 고속 구간의 신호 무결성과 전력 효율을 함께 개선합니다.

명령 인코딩

LPDDR은 표준 DDR과 다른 명령 인코딩 방식을 사용합니다.

LPDDR4 명령 구조:
- 6비트 CA 버스
- 2사이클 명령 ( Activate, Read, Write )
- CS(Chip Select) 신호 활성 HIGH

LPDDR5 명령 구조:
- 7비트 CA 버스
- 1사이클 명령 ( Power-down, Refresh )
- 2사이클 명령 ( Activate, Read, Write )
- CS 신호 활성 HIGH

전력 관리

LPDDR의 가장 큰 특징은 세밀한 전력 관리 기능입니다.

저전력 모드:
- Self-Refresh: 데이터 유지하면서 최소 전력 소비
- Deep Power-Down: 모든 셀 데이터 소실, 최소 전력
- Partial Array Self-Refresh: 선택적 배열만 리프레시
- Temperature-Compensated Refresh: 온도에 따른 리프레시 주기 조절

동적 전력 조절:
- DVFS(Dynamic Voltage and Frequency Scaling)
- Per-bank Refresh: 개별 뱅크 리프레시
- Write-X/Data-Copy: 데이터 이동 명령으로 버스 활성화 최소화
- Link ECC: 고속 전송 구간의 링크 오류 검출 보강

LPDDR4X vs LPDDR5 비교

LPDDR4X는 LPDDR4의 I/O 전압을 0.6V로 낮춰 전력 소비를 크게 줄인 변형입니다. LPDDR5는 WCK 분리와 더 유연한 뱅크 모드를 통해 성능과 신호 무결성을 함께 개선했고, LPDDR5X는 LPDDR5의 전기적 여유와 속도 등급을 확장한 고성능 버전입니다.

장단점

장점

• LPDDR은 DDR 대비 낮은 전압과 세밀한 전력 관리로 모바일 기기의 배터리 수명을 크게 향상시킵니다.
• 2채널 독립 구조는 공간 효율을 높이면서도 충분한 대역폭을 제공합니다.
• PoP 패키징은 SoC와 메모리의 적층을 통해 보드 면적을 최소화합니다.
• LPDDR5의 WCK/RDQS 분리 클럭은 고속 동작 시 전력 효율을 개선합니다.
• LPDDR5의 bank group/16-bank 모드는 같은 코어 주파수에서 병렬성을 높이는 데 유리합니다.
• 온도 보상 리프레시는 다양한 환경에서 안정적인 동작을 보장합니다.

단점

• LPDDR은 DDR과 달리 모듈 교체가 불가능하여 업그레이드에 제약이 있습니다.
• 높은 밀도 패키징으로 인해 열 관리가 중요하며, 과도한 발열은 성능 저하를 초래할 수 있습니다.
• LPDDR5의 복잡한 클럭 구조는 컨트롤러 설계 비용을 증가시킵니다.
• 세대가 올라갈수록 training, 전원 무결성, 패키지 라우팅 검증 부담이 커집니다.
• 초기 세대 제품은 상대적으로 높은 레이턴시를 가질 수 있습니다.

관련 기술

• LPDDR 세대 비교 - LPDDR1~LPDDR6 세대별 특징 비교
• DDR 내부 구조 - DDR4/DDR5 뱅크 및 모듈 구조
• GDDR 내부 구조 - 그래픽 메모리 아키텍처
• HBM 세대 비교 - HBM2~HBM4 구조와 세대 변화
• 메모리 설계 철학 - 메모리 기술 개요
• 1T1C DRAM 분석 - 기본 DRAM 셀 구조

참고 문헌

• JEDEC, "Low Power Double Data Rate 5 (LPDDR5) Standard (JESD209-5)", 2019
• JEDEC, "Low Power Double Data Rate 4X (LPDDR4X) Standard (JESD209-4B)", 2017
• Samsung Semiconductor, "LPDDR5 Memory Technology Brief", 2023
• SK Hynix, "LPDDR5/5X Product Overview", 2024
• Micron Technology, "LPDDR5 Memory Solutions", 2023
• Rambus, "LPDDR5 Memory Interface Architecture", 2022
• Apple Inc., "Apple M1/M2 Memory Architecture Analysis", 2022
• Qualcomm, "Snapdragon 8 Gen 2 Memory Subsystem", 2023

핵심 정리

LPDDR은 모바일 환경에 최적화된 저전력 고성능 메모리로, DDR과 구별되는 2채널 독립 구조와 세밀한 전력 관리가 특징입니다. LPDDR4X는 I/O 전압을 0.6V로 낮춰 전력 효율을 크게 개선했고, LPDDR5는 뱅크 수를 2배로 늘리고 CK/WCK 분리 클럭을 도입하여 성능을 향상시켰습니다. 최신 LPDDR5X는 8533 MT/s의 속도로 68.2 GB/s의 대역폭을 제공하며, PoP 패키징을 통해 스마트폰과 태블릿의 공간 효율을 극대화합니다. 이러한 구조적 특징은 모바일 기기의 배터리 수명과 성능 간의 트레이드오프를 효과적으로 해결합니다.