MOSFET Operation Principles

개요

MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)는 현대 디지털 회로의 기반이 되는 전계효과 트랜지스터이다. 1959년 Bell Labs의 Mohamed Atalla와 Dawon Kahng에 의해 발명된 이래, CPU·메모리·로직 등 거의 모든 반도체 소자의 핵심 스위치로 사용되고 있다. 게이트가 산화막으로 절연되어 있어 입력 전류는 매우 작고, 전압만으로 채널의 전도성을 조절할 수 있다는 점이 MOSFET의 가장 큰 특징이다.

실제 소자의 동작은 이상적인 ON/OFF만으로 설명되지 않는다. 차단 영역에서도 서브스레시홀드 전류가 남고, 드레인 전압과 기판 바이어스는 문턱전압을 흔든다. 그래서 축적·공핍·반전, 문턱전압, 바디 이펙트, 채널 길이 변조를 함께 봐야 I-V 특성이 제대로 보인다. 본 문서는 MOSFET의 물리적 구조, 게이트 전압에 의한 채널 형성 원리, 세 가지 동작 영역(Linear·Saturation·Cutoff), 그리고 I-V 특성 곡선을 분석한다.

핵심 개념

MOS 구조 (Metal-Oxide-Semiconductor)

MOSFET의 핵심은 게이트(G), 소스(S), 드레인(D), 바디(B) 네 개의 단자로 구성된 구조이다.

• 게이트(Gate): 전극으로, 전압을 인가하여 채널을 제어한다. 전통적으로 다결정 실리콘(Poly-Si)을 사용하며, 최근 고κ 유전체와 금속 게이트 조합이 사용된다.
• 소스(Source): 전하 운반자가 채널로 진입하는 단자
• 드레인(Drain): 전하 운반자가 채널에서 빠져나가는 단자
• 바디/기판(Body/Substrate): 반도체 기판. NMOS는 p형, PMOS는 n형

게이트와 채널 사이의 산화막(SiO₂) 은 매우 얇게(수 나노미터) 성장되어, 게이트로의 DC 전류 흐름을 차단한다. 따라서 MOSFET은 전압으로만 제어하는 고임피던스 스위치이다.

그림 1. NMOS/PMOS의 단면 구조와 채널 형성 원리

채널 형성 (Channel Formation)

MOSFET의 동작은 게이트 전압에 의한 반전 채널(inversion layer) 형성에 기반한다.

1. 축적(Accumulation): 게이트에 기판과 같은 종류의 전압 인가 → 표면에 동일 전하 과잉
2. 고갈(Depletion): 게이트에 반대 전압 인가 → 표면의 다수 전하 운반자 밀려남 → 이동 불가능한 이온만 남음
3. 반전(Inversion): 게이트 전압이 문턱전압(Vth) 초과 → 표면의 반도체 종류가 반대로 뒤집힘 → 채널 형성

NMOS의 경우: p형 기판 표면에 전자가 모여 n형 반전 채널이 형성되어, 소스(n+)와 드레인(n+) 사이를 연결한다.

동작 영역 (Operating Modes)

NMOS Enhancement 모드 기준 세 가지 동작 영역:

실제 enhancement-mode MOSFET은 Vgs < Vth에서도 서브스레시홀드 전류가 조금 흐르고, Vgs가 충분히 크면 채널이 강반전(strong inversion) 상태가 된다. 이상적인 스위치 관점으로는 세 영역으로 나누지만, 공정 미세화가 진행될수록 DIBL과 누설 때문에 경계가 완전히 날카롭지 않다.

I-V 특성

그림 2. NMOS의 출력 특성(Left)과 동작 영역 분석(Right)

Linear 영역 공식:
$$I_D = \mu_n C_{ox} \frac{W}{L} \left[(V_{GS}-V_{th})V_{DS} - \frac{V_{DS}^2}{2}\right]$$

Saturation 영역 공식:
$$I_D = \frac{1}{2} \mu_n C_{ox} \frac{W}{L} (V_{GS}-V_{th})^2 (1 + \lambda V_{DS})$$

여기서:
- $\mu_n$: 전자 이동도(electron mobility)
- $C_{ox}$: 게이트 산화막 단위 면적 커패시턴스
- $W/L$: 트랜지스터 게이트 폭/길이 비율
- $V_{th}$: 문턱전압(threshold voltage)
- $\lambda$: 채널 길이 변조 계수

비교/분석

NMOS vs PMOS 비교

Enhancement vs Depletion 모드

동작 원리

1. MOS 커패시터

MOSFET의 핵심은 MOS 커패시터 구조이다. 산화막이 두 도체(게이트·반도체)를 분리하는 커패시터로, 게이트 전압은 산화막을 통과하여 반도체 표면의 전하 분포를 변환한다.

• 오믹 접촉: 소스/드레인은 기판과 동일 종류의 반대 도핑(n+/p 또는 p+/n)으로 highly doped 되어 저항이 낮음
• MOS 커패시턴스: $C_{ox} = \epsilon_{ox} / t_{ox}$ (산화막 두께에 반비례)

2. 문턱전압 (Threshold Voltage)

문턱전압(Vth)은 반전 채널이 형성되기 시작하는 게이트 전압이다.

$$V_{th} = V_{FB} + 2\phi_F + \frac{\sqrt{2\epsilon_s q N_A (2\phi_F)}}{C_{ox}}$$

• $V_{FB}$: 평탄 전압(flat-band voltage)
• $\phi_F$: 페르미 전위
• $N_A$: 기판 도핑 농도
• $\epsilon_s$: 반도체 유전율

Vth는 도핑 농도, 산화막 두께, 게이트 전극의 워크 함수 등에 의해 결정된다.

3. 바디 이펙트 (Body Effect)

소스와 바디 사이에 역방향 바이어스가 걸리면 Vth가 증가한다:

$$V_{th} = V_{th0} + \gamma(\sqrt{|2\phi_F + V_{SB}|} - \sqrt{|2\phi_F|})$$

• $\gamma$: 바디 이펙트 계수
• $V_{SB}$: 소스-바디 전압

이 효과는 일반적으로 소스가 바디에 연결되지 않은 회로에서 중요하다.

4. 스케일링과 미세화

MOSFET은 꾸준히 미세화되어 왔다(무어의 법칙). 주요 스케일링 고려사항:

• 산화막 박막화: 누설 전류 증가 → 고κ 유전체 도입 필요
• 채널 단축화: DIBL(Drain-Induced Barrier Lowering) 효과 증가
• 도핑 변동: 수십 개의 도핑 원자로 문턱전압이 변하는 극한 미세화
• ** FinFET / GAA**: 3D 구조로 게이트 제어력 향상

장단점

관련 기술

• BJT(Bipolar Junction Transistor): MOSFET 이전의 주류 트랜지스터. 전류 제어형인 반면 MOSFET은 전압 제어형
• CMOS: NMOS+PMOS 상보적 결합. 정적 전력 거의 0으로 현대 디지털 회로의 주류
• FinFET / GAA-FET: 미세화 대응 3D 구조. 게이트가 채널을 3면/4면에서 감싸 제어력 향상
• SOI(Silicon-on-Insulator): 기판과 채널 사이에 절연층을 넣어 커패시터·누설 전류 감소
• SRAM/DRAM: MOSFET 기반 메모리 셀. 6T SRAM, 1T1C DRAM 등 다양한 구성

관련 문서

• circuit_pmos_nmos_cmos_analysis.html - NMOS/PMOS 구조와 CMOS 인버터
• circuit_0010_digital_logic_gates.html - CMOS 논리 게이트와 범용 게이트
• ../sram/sram_0000_6t_sram_analysis.html - MOSFET 기반 SRAM 셀 구조

참고 문헌

• S. M. Sze, Kwok K. Ng, Physics of Semiconductor Devices
• Neil H. E. Weste, David Harris, CMOS VLSI Design
• Wikipedia, "MOSFET" 및 "Threshold voltage" 문서

핵심 정리

MOSFET은 게이트 전압으로 채널의 전도성을 제어하는 전압 제어형 스위치이다. p형 기판 위의 n+ 소스/드레인으로 구성된 NMOS는 게이트에 양전압을 걸어 전자 반전 채널을 형성하고, 반대 구조의 PMOS는 정공 채널로 동작한다. 세 가지 동작 영역(Cutoff·Linear·Saturation)은 각각 스위치, 저항, 전류 소스로 활용되며, I-V 특성은 게이트 전압의 제곱에 비례하는 포화 전류를 보인다. MOSFET의 고임피던스·저전력·고집적 특성은 CMOS 로직과 모든 현대 메모리 기술의 기반이 되었다.