DDR 내부 구조
DDR(Double Data Rate) SDRAM은 현대 컴퓨터 시스템의 주 메모리로 사용되는 동기식 다이나믹 램입니다. 이 문서에서는 DDR4와 DDR5 세대의 내부 구조를 분석하고, 뱅크(Bank), 랭크(Rank), 모듈 구성 등 핵심 아키텍처를 설명합니다.
DDR5는 단순히 전송 속도만 높인 세대가 아니라, 뱅크 조직, 명령/주소 인터페이스, 전력 분배, 오류 완화 기법을 함께 바꾼 세대입니다. 그래서 DDR4와 DDR5를 비교할 때는 MT/s 수치만 볼 것이 아니라, 뱅크 그룹 병렬성, 서브채널 구조, ODECC, PMIC/CKD 같은 모듈 수준 변화까지 함께 봐야 실제 시스템 차이를 이해할 수 있습니다.
핵심 개념
뱅크(Bank) 구조
DDR SDRAM은 여러 개의 뱅크로 구성되어 있어 동시 접근이 가능합니다. 각 뱅크는 독립적으로 동작하며, 하나의 뱅크에서 행 활성화(Active)가 진행되는 동안 다른 뱅크에서 읽기/쓰기 작업을 수행할 수 있습니다.
DDR4 뱅크 구조:
- x4/x8 장치 기준 16개의 뱅크
- 4개의 뱅크 그룹(Bank Group)으로 구분
- 각 뱅크 그룹당 4개의 뱅크
- 뱅크 그룹을 바꿔 가며 명령 간격을 숨기는 방식이 중요
DDR5 뱅크 구조:
- x4/x8 장치 기준 32개의 뱅크
- 8개의 뱅크 그룹으로 구분
- 각 뱅크 그룹당 4개의 뱅크
- 모듈 수준에서는 2개의 32비트 서브채널이 독립적으로 명령을 스케줄링
랭크(Rank) 구조
랭크는 메모리 컨트롤러가 한 번에 접근할 수 있는 64비트(Non-ECC) 또는 72비트(ECC) 데이터 버스입니다.
단일 랭크(Single Rank):
- 하나의 칩 세트가 전체 데이터 버스를 관리
- 가장 일반적인 구성
이중 랭크(Dual Rank):
- 두 개의 칩 세트가 데이터 버스를 공유
- 칩 선택(Chip Select) 신호로 전환
- 동일한 모듈에서 용량 2배 증가
4랭크(Quad Rank):
- 네 개의 칩 세트 구성
- 서버 환경에서 주로 사용
- 버퍼링 필요 (LRDIMM)
모듈 타입
| 모듈 타입 | 핀 수 | 입력 전압 | 특징 |
|---|---|---|---|
| UDIMM | 288핀 | 5V + PMIC | 비버퍼, 일반 데스크톱 |
| RDIMM | 288핀 | 12V + PMIC | 레지스터 버퍼, 서버 |
| LRDIMM | 288핀 | 12V + PMIC | 로드 리듀스, 고용량 |
| SO-DIMM | 262핀 | 5V + PMIC | 노트북, 소형 시스템 |
| CUDIMM | 288핀 | 5V + PMIC + CKD | 클럭 재드라이브, 고속 |
DDR4 vs DDR5 비교
서브채널(Subchannel)
DDR5는 기존의 단일 64비트 버스를 두 개의 독립적인 32비트 서브채널로 분리했습니다.
DDR4:
- 단일 64비트 데이터 버스
- 하나의 CA(Command/Address) 버스
- 최소 버스트 길이: 8 (Burst Chop 가능)
DDR5:
- 2개의 독립 32비트 서브채널
- 각 서브채널별 CA 버스
- 최소 버스트 길이: 16
- 캐시 라인 크기(64B)와 일치
온다이 ECC(On-die Error Correction Code)
DDR5부터 모든 칩에 온다이 ECC가 탑재되어 데이터 안정성이 크게 향상되었습니다.
DDR4:
- 온다이 ECC 없음
- 외부 ECC 모듈에서 처리
- 칩 수율 제한 요인
DDR5:
- 칩 내부에서 오류 검출/수정
- 외부 ECC와 별도 동작
- 고밀도 칩 구현 가능
- 시스템 수준 ECC와 혼동 주의
프리페치(Prefetch) 버퍼
프리페치는 한 번의 메모리 접근으로 여러 비트의 데이터를 동시에 읽어오는 기술입니다.
| 세대 | 프리페치 | 버스트 길이 | 최소 접근 크기 |
|---|---|---|---|
| DDR3 | 8n | 8 | 64B |
| DDR4 | 8n | 8 | 64B |
| DDR5 | 16n | 16 | 64B (서브채널 32B) |
DDR5가 프리페치를 16n으로 늘린 이유는 내부 셀 어레이 코어 클럭을 과도하게 높이지 않으면서 외부 I/O 전송률을 끌어올리기 위해서입니다. 대신 burst 길이와 명령 타이밍 복잡도가 함께 증가하므로, 컨트롤러 스케줄링과 PHY training 품질이 실제 성능에 더 크게 작용합니다.
주소 지정(Addressing)
DDR4 주소 구조:
- 칩 ID: 3비트 (최대 8개 스택)
- 뱅크 그룹: 2비트 (BG0-BG3)
- 뱅크 주소: 2비트 (BA0, BA1)
- 행 주소: 17비트 (최대 128K 행)
- 열 주소: 11비트 (2KB 페이지)
DDR5 주소 구조:
- 칩 ID: 3비트 (최대 8개 스택)
- 뱅크 그룹: 3비트 (x4/x8 기준 BG0-BG7)
- 뱅크 주소: 2비트
- 행 주소: 17비트 (최대 128K 행)
- 열 주소: 12비트 (1KB 페이지, x4 칩)
전력 관리
DDR4:
- 공급 전압: 1.2V
- 워드라인 부스트(VPP): 2.5V
- 모듈 외부 전압 조절
DDR5:
- 공급 전압: 1.1V
- 모듈 내부 PMIC(Power Management IC)
- 5V(UDIMM) 또는 12V(RDIMM/LRDIMM) 입력
- 점진적 전압 조절
동작 원리
명령 인코딩(Command Encoding)
DDR4와 DDR5는 명령 인코딩 방식이 크게 다릅니다.
DDR4 명령 구조:
- RAS, CAS, WE 신호 조합
- ACT 명령으로 행 활성화
- 1클릭 명령 (프리차지, 리프레시)
- 2클릭 명령 (액티베이트, 읽기, 쓰기)
DDR5 명령 구조:
- LPDDR4 방식의 CA 버스 사용
- 14비트 CA 버스로 명령 전송
- 1클릭 명령: 프리차지, 리프레시
- 2클릭 명령: 액티베이트, 읽기, 쓰기
- 새 명령: Write Pattern, Precharge Same Bank
DDR5는 명령/주소 핀 수를 줄이는 대신 CA training, CS training, read/write leveling, DFE 같은 보정 과정을 더 적극적으로 사용합니다. 즉, 고속 동작의 핵심은 단순한 타이밍 파라미터 숫자보다 PHY 보정과 모듈 신호 품질을 얼마나 안정적으로 유지하느냐에 달려 있습니다.
리프레시(Refresh) 동작
DRAM은 셀의 전하가 누설되는 것을 방지하기 위해 주기적으로 리프레시가 필요합니다.
DDR4 리프레시:
- 64ms 주기 (85°C 이하)
- tRFC4 메커니즘
- 모든 뱅크 동시 리프레시
DDR5 리프레시:
- 32ms 주기 (85°C 이하)
- 16ms 주기 (85°C~95°C)
- REFab(모든 뱅크) 명령
- REFsb(같은 뱅크) 명령
- tRFCsb 타이밍 추가
읽기/쓰기 동작
- 행 활성화(Activate): 대상 행의 데이터를 감 증폭기로 복사
- 읽기(Read): 열 주소로 캐시 라인 데이터 출력
- 쓰기(Write): 데이터 버스에서 셀로 데이터 기록
- 프리차지(Precharge): 행 닫기 및 다음 접근 준비
성능 비교
대역폭
| 세대 | 기본 속도 | 최대 속도 | 모듈 대역폭 |
|---|---|---|---|
| DDR4-1600 | 1.6 GT/s | 3.2 GT/s | 12.8~25.6 GB/s |
| DDR4-3200 | 3.2 GT/s | 4.8 GT/s | 25.6~38.4 GB/s |
| DDR5-4800 | 4.8 GT/s | 8.8 GT/s | 38.4~70.4 GB/s |
| DDR5-8800 | 8.8 GT/s | - | 70.4 GB/s |
지연시간(Latency)
DDR5는 높은 클럭 속도에도 불구하고 기본 지연시간이 DDR4와 유사합니다. 이는 프리페치 증가와 서브채널 구조 때문입니다.
- DDR4-3200 CL22: ~13.75ns
- DDR5-4800 CL40: ~16.67ns
- DDR5-6400 CL32: ~10.0ns
장단점
장점
- DDR5는 더 많은 뱅크와 뱅크 그룹으로 병렬성을 높여, 멀티코어 CPU와 고대역폭 워크로드에서 유리합니다.
- 2개의 독립 32비트 서브채널은 작은 요청이 섞이는 상황에서 버스 활용률을 높여 줍니다.
- ODECC, PMIC, 향상된 training 절차는 고밀도 칩과 고속 전송에서 신뢰성과 신호 무결성을 높이는 데 도움이 됩니다.
- CUDIMM/CSODIMM 같은 CKD 기반 모듈은 6400 MT/s 이상 구간에서 클럭 지터와 노이즈를 줄여 고속 운용 여지를 넓힙니다.
단점
- DDR5는 구조가 복잡해져 모듈 BOM, PMIC 발열, 컨트롤러 training 시간이 늘어날 수 있습니다.
- 초기 세대에서는 CAS latency 수치가 높아 체감 지연시간 이점이 바로 드러나지 않는 경우가 있습니다.
- ODECC는 칩 내부 결함 완화용이므로, 시스템 버스나 DIMM 외부 오류까지 보호하는 서버 ECC와는 별개로 이해해야 합니다.
- RDIMM, LRDIMM, CUDIMM, MRDIMM처럼 모듈 종류가 세분화되면서 플랫폼 호환성 확인이 더 중요해졌습니다.
관련 기술
- DDR 세대 비교 - DDR1~DDR5 세대별 특징 비교
- 1T1C DRAM 분석 - 기본 DRAM 셀 구조
- DRAM 서브배레이 x4 읽기 - 서브배레이 수준 동작
- DRAM 리프레시 비교 - 리프레시 기법 분석
- DIMM 폼팩터 비교 - 메모리 모듈 형태 비교
- LPDDR 세대 비교 - 저전력 메모리의 채널/전력 구조 비교
참고 문헌
- JEDEC, "DDR5 SDRAM Specification (JESD79-5)", 2020
- JEDEC, "DDR4 SDRAM Specification (JESD79-4)", 2012
- Micron Technology, "DDR5 SDRAM Product Core Data Sheet", 2022
- Micron Technology, "DDR5 DRAM", 2026
- Samsung Semiconductor, "DDR4/DDR5 DRAM Technology Overview", 2023
- SK Hynix, "DDR5 DRAM Product Brief", 2023
- Kingston Technology, "DDR5 Memory Standard: An introduction to the next generation of DRAM module technology", 2024
- Kingston Technology, "What is a CUDIMM / CSODIMM?", 2024
핵심 정리
DDR4와 DDR5는 내부 구조에서 여러 차원의 발전을 이루었습니다. DDR5는 x4/x8 장치 기준 32개 뱅크와 8개 뱅크 그룹으로 병렬성을 높였고, 2개의 독립 서브채널은 메모리 접근 효율을 끌어올렸습니다. 온다이 ECC 탑재로 데이터 안정성이 강화되었고, 모듈 내부 PMIC와 CKD 기반 모듈 확장으로 고속 동작 여유도 커졌습니다. 이러한 구조적 변화는 고속·고용량 시스템에서의 성능 향상에 기여하며, DDR5는 8.8 GT/s 이상의 속도로 DDR4 대비 2배 이상의 대역폭을 제공합니다.