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zHBM 분석

개요

zHBM은 삼성전자가 2026년 2월 SEMICON Korea에서 공개한 차세대 HBM 개발 아키텍처입니다. 현재의 HBM은 GPU와 HBM 스택을 실리콘 인터포저 위에 나란히 배치하는 2.5D 패키징이 일반적이지만, zHBM은 HBM을 GPU 위에 수직으로 배치해 패키지의 z축을 활용하는 완전한 3D 통합을 지향합니다. 이름의 z는 이 수직 적층 방향을 뜻합니다.

zHBM은 아직 JEDEC 표준이나 상용 제품명이 아니며, 공개된 세부 사양과 생산 일정도 제한적입니다. 삼성 발표를 인용한 보도에 따르면 multi-wafer-to-wafer bonding과 수만 개의 I/O를 사용하고 HBM4 대비 대역폭을 4배 이상 높이는 동시에 전력 소비를 75% 줄이는 목표가 제시되었습니다. 이 수치는 양산 제품의 독립 벤치마크가 아니라 발표 자료와 초기 시험 결과에 기반한 목표치로 해석해야 합니다.

그림 1. 기존 2.5D HBM과 GPU 상부에 HBM을 배치하는 zHBM의 구조적 차이

핵심 개념

z축 패키징

기존 HBM 패키지는 GPU 또는 ASIC과 HBM 스택을 인터포저 위에 수평으로 배치합니다. 이 방식은 매우 넓은 병렬 버스를 제공하지만, GPU와 메모리 스택이 차지하는 패키지 면적과 인터포저 배선 자원이 함께 증가합니다.

zHBM은 이 수평 배치의 일부를 수직 방향으로 전환합니다. HBM 스택을 GPU 위에 직접 또는 매우 가까운 수직 연결 구조로 통합하면 메모리와 연산 다이 사이의 거리를 줄이고, 같은 패키지 면적에서 더 많은 연결을 배치할 여지가 생깁니다. 다만 실제 구조가 GPU 위에 HBM 스택을 어떻게 지지하고 열을 어떻게 배출하는지는 공개 자료만으로 확정할 수 없습니다.

Multi-wafer-to-wafer bonding

Wafer-to-wafer bonding은 개별 다이를 하나씩 조립하는 대신 웨이퍼 단위에서 두 층을 정렬하고 접합하는 공정입니다. zHBM에 이 기술을 적용하면 미세 피치의 수직 연결과 대규모 I/O 배열을 구현하는 데 유리할 수 있습니다.

웨이퍼 전체를 정렬하므로 접합 생산성이 높아질 가능성이 있습니다.
접합 피치가 작아지면 같은 면적에 더 많은 데이터·전원·제어 연결을 넣을 수 있습니다.
웨이퍼 휨, 오염, 정렬 오차, 양품 다이 손실이 수율에 직접 영향을 줍니다.
실제 zHBM의 bonding 재료, 피치, 적층 순서는 삼성의 공개 자료에서 확정되지 않았습니다.

TSV와 hybrid bonding의 역할

현재 HBM은 DRAM 다이 사이의 TSV와 micro-bump를 이용해 수직으로 신호를 전달하고, 하부 logic die를 통해 외부 인터페이스를 연결합니다. zHBM은 HBM 내부 TSV 구조를 반드시 폐기한다는 뜻이 아니라, HBM 스택과 GPU 사이의 패키지 경계까지 3D로 확장하는 개념으로 보는 편이 안전합니다.

Hybrid bonding은 금속 접점과 유전체 표면을 미세 피치로 직접 접합하는 계열의 기술입니다. TSV, micro-bump, hybrid bonding은 서로 대체 관계가 아니라 적층 위치와 연결 피치에 따라 조합될 수 있습니다. 따라서 zHBM의 핵심은 특정 공정명 하나보다 DRAM 스택, logic die, GPU, 전원·열 경로를 함께 설계하는 3D co-design에 있습니다.

I/O 밀도와 대역폭

HBM은 낮은 핀 속도와 넓은 버스를 조합해 대역폭을 확보합니다. zHBM은 GPU와 메모리 사이의 수직 연결 면적을 활용하고 수만 개의 I/O를 확보하는 방향으로 이 원리를 확장합니다.

대역폭은 단순히 I/O 개수만으로 결정되지 않습니다. 실제 성능은 다음 요소의 곱으로 제한됩니다.

유효 I/O 수와 신호 속도
전원 무결성 및 simultaneous switching noise
메모리 컨트롤러의 채널 스케줄링
bonding 및 TSV의 기생 저항·용량·인덕턴스
GPU 내부 fabric과 HBM controller의 데이터 공급 능력

비교/분석

항목	기존 HBM3E/HBM4 패키지	zHBM	해석
프로세서와 HBM 배치	인터포저 위에 나란히 배치하는 2.5D	GPU 위에 HBM을 수직 배치하는 3D 지향	패키지 면적과 연결 방향이 달라짐
HBM 내부 연결	DRAM die, TSV, micro-bump, logic die	HBM 내부 구조를 유지하면서 패키지 경계를 3D로 확장할 가능성	최종 공정 조합은 미공개
GPU-HBM 연결	인터포저와 패키지 micro-bump 중심	multi-wafer-to-wafer bonding 및 수직 I/O가 핵심 후보	삼성 발표를 인용한 보도 기준
I/O 방향	패키지 평면을 따라 넓게 분산	GPU 상부 접합면을 통한 고밀도 수직 연결	수만 개 I/O가 공개 목표로 언급됨
대역폭	HBM4 표준 baseline 약 2 TB/s/stack, 제품별 상이	HBM4 대비 4배 이상 목표/초기 결과 보도	제품 사양이나 독립 측정값 아님
전력	짧은 인터포저 경로로 높은 효율	HBM4 대비 75% 절감 목표/초기 결과 보도	시스템 전체 전력으로 일반화할 수 없음
열 경로	HBM과 GPU가 나란히 있어 각각의 방열 경로 설계 가능	GPU 상부에 메모리가 놓여 hot spot과 방열 경로가 겹칠 수 있음	가장 큰 검증 과제 중 하나
상태	상용 세대 및 JEDEC 표준 존재	개발·로드맵 단계, 표준과 양산 일정 미공개	2026년 7월 공개 자료 기준

HBM4의 기준 대역폭은 JEDEC baseline을 단순 계산한 값이며, 실제 제품은 핀 속도와 적층 높이에 따라 달라집니다. 따라서 zHBM의 4배는 모든 HBM4 제품과 동일 조건으로 비교한 보편적 성능 수치가 아닙니다.

동작 원리

데이터 경로

GPU의 memory controller 또는 interconnect fabric이 HBM 접근을 발행합니다.
zHBM의 수직 I/O 인터페이스가 명령, 주소, 데이터, 클록, 전원 연결을 GPU 상부의 접합면으로 전달합니다.
HBM의 logic die가 채널과 pseudo channel을 분배하고 각 DRAM die의 bank를 제어합니다.
DRAM array는 row activate와 column read/write를 수행하고, 데이터는 다시 수직 I/O를 통해 GPU로 반환됩니다.
여러 수직 연결을 병렬로 운용하면 핀당 속도를 과도하게 높이지 않고도 큰 aggregate bandwidth를 만들 수 있습니다.

이 흐름의 1~3단계는 HBM의 기존 동작 모델을 3D 패키지 연결에 적용한 개념입니다. zHBM의 실제 command protocol, cache coherence 경계, ECC 배치, GPU와 HBM 사이의 논리적 인터페이스는 공개되지 않았습니다.

전력 효율이 개선될 수 있는 이유

수직 연결은 GPU와 메모리 사이의 물리적 거리를 줄이고, 넓은 병렬 경로를 통해 동일한 처리량을 낮은 신호 swing 또는 낮은 핀 속도로 나눠 보낼 가능성을 제공합니다. 이 경우 패키지 인터커넥트의 pJ/bit가 낮아질 수 있습니다.

그러나 전력 절감은 자동으로 보장되지 않습니다. 수직 I/O가 늘면 드라이버, 전원망, clock distribution, thermal management에 필요한 회로도 증가합니다. 메모리 접근 패턴, 유휴 상태, GPU 부하까지 포함한 system-level workload에서 측정해야 하므로 발표된 75% 수치는 조건과 기준을 확인하기 전까지 목표치로 남습니다.

열·수율·검사

GPU는 HBM DRAM보다 훨씬 높은 전력을 소비하는 경우가 많습니다. HBM을 GPU 위에 배치하면 메모리와 GPU가 같은 수직 열 경로를 공유할 수 있어, 기존 2.5D 패키지와 다른 열 설계가 필요합니다.

GPU hot spot이 HBM의 동작 온도와 retention margin에 영향을 줄 수 있습니다.
적층 높이와 bonding 층은 열 저항과 기계적 응력을 증가시킬 수 있습니다.
웨이퍼 접합 후 어느 한 층의 불량도 전체 적층 수율을 낮출 수 있습니다.
Known Good Die/Wafer 선별, bond alignment 검사, TSV·I/O continuity 검사, burn-in이 중요해집니다.
패키지 조립 전에 어느 정도의 pre-bond test를 수행할 수 있는지가 제조 원가와 수율을 좌우합니다.

응용 분야

AI 학습 및 추론

대형 모델의 학습과 추론은 tensor 연산기보다 HBM 용량·대역폭·전력 예산에 의해 제한될 수 있습니다. zHBM이 실현되면 GPU와 HBM 사이의 연결 밀도를 높여 attention, GEMM, embedding처럼 메모리 트래픽이 큰 연산의 공급률을 개선하는 방향으로 활용될 수 있습니다.

Physical AI와 고집적 가속기

삼성은 zHBM을 agent AI에서 physical AI로 이어지는 시스템 요구에 대응하는 기술로 설명했습니다. 로봇·자율주행·실시간 센서 처리처럼 낮은 지연과 높은 지속 대역폭이 필요한 시스템은 패키지 안에서 연산과 메모리를 더 밀접하게 결합하는 이점을 얻을 수 있습니다. 다만 실제 제품 적용에는 열·신뢰성·수율·고객 GPU 설계와의 공동 최적화가 선행되어야 합니다.

장단점

장점

GPU와 HBM 사이의 수직 연결 면적을 활용해 대역폭 밀도를 높일 잠재력이 있습니다.
같은 처리량을 더 많은 병렬 I/O로 분산하면 signal rate와 link power를 낮출 여지가 있습니다.
패키지 면적 제약이 큰 AI accelerator에서 HBM 용량과 연산 다이의 통합도를 높일 수 있습니다.
메모리, logic, foundry, package를 함께 최적화하는 co-design을 적용하기 쉽습니다.

단점과 위험

GPU hot spot 위에 HBM을 놓는 구조는 열 방출과 온도 균일도에 불리할 수 있습니다.
multi-wafer-to-wafer bonding은 정렬, 오염, 웨이퍼 휨, 불량 전파로 수율 위험을 높입니다.
적층 후 불량 분석과 수리가 어려워지고, Known Good Die/Wafer 검사 비용이 증가합니다.
GPU와 HBM의 공정·설계·수명 조건을 함께 맞춰야 하므로 패키지 생태계 의존성이 커집니다.
공개된 성능 수치가 목표 또는 초기 시험 결과이므로 실제 제품의 대역폭·전력·열 특성을 아직 확정할 수 없습니다.

핵심 정리

zHBM은 HBM 스택을 GPU 옆에 두는 기존 2.5D 패키징에서 GPU 위로 확장하는 삼성전자의 3D 메모리 개발 개념입니다. Multi-wafer-to-wafer bonding과 수직 I/O를 활용해 연결 밀도와 대역폭을 높이는 것이 핵심이며, 삼성 발표를 인용한 보도에서는 HBM4 대비 대역폭 4배 이상과 전력 75% 절감 목표가 제시되었습니다. 그러나 zHBM은 아직 표준이나 양산 제품이 아니며, 이 수치는 조건이 공개된 독립 벤치마크가 아닙니다. 실제 상용화의 관건은 대역폭보다도 GPU hot spot을 포함한 열 설계, 접합 수율, 검사·수리성, 그리고 GPU·HBM·패키지의 공동 최적화입니다.