RC Timing Analysis

개요

RC Timing Analysis는 디지털 회로에서 신호 전달 지연(propagation delay)을 분석하는 핵심 기법이다. 실제 반도체 칩에서는 이상적인 직선 연결이 존재하지 않으며, 모든 배선(trace)은 저항(R)과 커패시턴스(C)를 갖는 RC 네트워크로 모델링된다. 특히 나노미터 공정으로 미세화가 진행될수록 배선 저항이 증가하고 RC delay가 성능의 주요 병목이 된다.

DRAM, SRAM, CPU 등 고속 메모리/논리 회로 설계에서 RC timing 분석은 정확한 timing margin 확보와 signal integrity 보장에 필수적이다.

초기 아키텍처 검토에서는 lumped RC처럼 단순한 모델로 병목 배선을 빠르게 찾고, 배선 길이와 분기가 늘어나는 구간에서는 distributed RC와 RC tree로 모델을 세분화한다. 실제 sign-off 단계에서는 기생 추출(parasitic extraction) 결과를 기반으로 setup, hold, slew, crosstalk 영향을 함께 검토하며, Elmore delay는 이 복잡한 분석의 첫 번째 근사치로 널리 활용된다.

그림 1. 단일 저항과 커패시턴스로 보는 집중 RC 모델

그림 2. 긴 배선을 여러 구간으로 나눈 분산 RC 선로 모델

그림 3. 분기 배선에서 Elmore delay를 계산하는 RC 트리 모델

핵심 개념

RC 서킷 기본 모델

단일 RC 회로에서 단계 입력(step input)이 주어질 때 출력 전압은 지수 함수로 수렴한다:

$$V_{out}(t) = V_{DD}(1 - e^{-t/RC})$$

• 시간 상수(Time Constant, τ): τ = RC
• 50% 지연: t₅₀% = 0.69RC
• 63% 도달 시간: t₆₃% = RC (1τ)

Elmore Delay 모델

복잡한 RC 트리(tree) 구조에서 각 노드의 지연을 근사하기 위한 가장 널리 쓰이는 모델이다.

$$t_{Elmore} = \sum_{k} R_{k} \cdot C_{k}$$

• R_k: 노드 k까지의 경로 상의 누적 저항
• C_k: 노드 k의 커패시턴스

Elmore Delay 공식 (RC 트리)

RC 트리 구조에서 임의의 노드 i까지의 Elmore delay는:

$$t_i = \sum_{k \in Path(i)} R_k \cdot C_{subtree(k)}$$

여기서:
- Path(i): 루트에서 노드 i까지의 경로에 있는 모든 노드
- C_subtree(k): 노드 k를 루트로 하는 서브트리의 전체 커패시턴스

지연의 해석

Elmore delay는 RC 트리의 1차 모멘트에 해당하는 단일 지수 근사이다. 실제 출력 파형이 완전한 지수 함수가 아니더라도, 경로상의 저항과 하류 커패시턴스만으로 빠르게 지연을 추정할 수 있어서 static timing analysis에서 널리 쓴다.

Wire Delay vs Gate Delay

RC 네트워크 종류

1. 단일 RC 회로 (Lumped RC): 하나의 R과 C로 구성된 가장 단순한 모델
2. 연속 RC 라인 (Distributed RC): 배선을 n개의 RC 세그먼트로 분할한 모델
3. RC 트리 (RC Tree): 분기(branch)가 있는 구조, 실제 배선 네트워크에 더 가까움

비교/분석

RC 네트워크 종류별 특성 비교

미세화에 따른 RC 영향

신호 반전(Polarity)에 따른 지연

동작 원리

1단계: 배선 모델링

실제 칩의 배선은 아래와 같이 RC 네트워크로 모델링된다:

1. 저항(R): 배선의 물리적 저항 (길이 × 단위 길이당 저항)
2. 커패시턴스(C):
   - 기판 대비 커패시턴스 (C_sub)
   - 인접 배선 간 커패시턴스 (C_c)
   - 게이트 입력 커패시턴스 (C_gate)

2단계: Elmore Delay 계산

RC 트리 구조에서 임의의 sink 노드까지의 지연 계산:

t_delay = Σ R_i × C_i

• R_i: 경로 상 노드 i의 누적 저항
• C_i: 노드 i의 전체 커패시턴스 (서브트리 전체)

3단계: Timing 분석

계산된 지연값을 이용하여:

1. Setup time 확인: 최악 조건(최대 지연)에서 데이터가 안정될 시간 확보
2. Hold time 확인: 최소 조건(최소 지연)에서 데이터가 유지될 시간 확보
3. 클럭 주기 결정: 최대 지연 + 오버헤드 ≤ 클럭 주기

4단계: 최적화

지연이 목표를 초과할 경우:

1. 배선 폭 증가: 저항 감소 (단, 커패시턴스 증가 가능)
2. 배선 길이 감소: 경로 최적화
3. 버퍼/Repeater 삽입: RC 네트워크를 분할하여 지연 감소
4. 재료 변경: 구리(Cu) 배선, 저유전율 유전체 사용
5. 와이어 테이퍼링: 드라이버 가까이는 두껍게, 부하 쪽은 얇게 하여 지연과 라우팅 자원을 함께 조절

장단점

관련 기술

• Elmore, W.C. (1948): "The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers" - Elmore delay 모델 원 논문
• Horowitz, M. (1994): "Timing verification of digital circuits" - Stanford VLSI 교재
• Sakurai, T. & Newton, A.R. (1990): "Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas" - CMOS 딜레이 모델링
• Bakoglu, H.B. (1990): "Circuits, Interconnections, and Packaging for VLSI" - 배선 기생 효과 교과서
• Synopsys PrimeTime: 상용 STA 도구 (Static Timing Analysis)
• Cadence Tempus: 상용 timing 분석 도구

관련 문서

• circuit_0005_mosfet_operation_principles.html - 트랜지스터 스위칭과 게이트 지연의 기초
• circuit_0010_digital_logic_gates.html - CMOS 논리 게이트와 지연 경로
• circuit_0015_memory_hierarchy.html - 캐시와 메모리 계층에서의 인터커넥트 지연

핵심 정리

RC Timing Analysis는 나노미터 공정에서 성능을 좌우하는 핵심 분석 기법이다. Elmore delay 모델을 활용하면 복잡한 RC 네트워크의 지연을 효율적으로 근사할 수 있으며, 공정 축소에 따라 배선 기생 효과가 급격히 증가함에 따라 더욱 중요해지고 있다. 실리콘 수준의 정확한 분석을 위해서는 상용 STA 도구와 기생 추출 도구의 결합이 필요하며, 설계 초기 단계에서는 Elmore 모델 기반의 빠른 분석이 최적화 방향을 제시한다.