🔌 Protocol

UCIe Chiplet Interconnect

개요

UCIe(Universal Chiplet Interconnect Express)는 다양한 칩렛 간의 고속 통신을 위한 오픈 표준 인터커넥트이다. Intel, AMD, Arm, TSMC, Samsung, Qualcomm 등 주요 반도체 기업들이 참여하여 2022년 첫 사양을 공개했으며, 칩렛 기반 아키텍처에서 다이-to-다이 통신의 표준화를 목표로 한다. 이후 1.1은 런타임 헬스 모니터링과 자동차용 신뢰성 기능을, 2.0은 관리/디버그(DFx)와 3D 패키징을, 3.0은 48/64 GT/s와 확장된 사이드밴드 기능을 더했다.

전통적인 모놀리식 칩 대비 칩렛 방식은 수율 향상, 비용 절감, 설계 유연성 확보가 가능하지만, 칩렛 간 인터페이스가 비표준이면 호환성 문제가 발생한다. UCIe는 이를 해결하기 위해 물리 계층부터 프로토콜 계층까지 통합된 인터커넥트 사양을 제공한다.

핵심 개념

Standard UCIe vs Advanced UCIe

UCIe는 패키징 기술에 따라 Standard와 Advanced 계열로 나뉜다.

구분	Standard UCIe	Advanced UCIe
기반 패키지	표준 유기 기판/라미네이트	실리콘 인터포저, 실리콘 브릿지, RDL fan-out
범프/배선 밀도	상대적으로 성김	더 촘촘함
적용 예	2D 패키지의 범용 칩렛	2.5D/3D SiP, 고대역폭 칩렛
설계 포인트	비용, 호환성	대역폭 밀도, 전력 효율

PHY 아키텍처

UCIe는 Protocol Layer, Die-to-Die Adapter Layer, Physical Layer의 3계층 구조로 동작한다. 이 계층 분리는 PCIe/CXL 같은 상위 프로토콜의 재사용성과, 패키지별 PHY 최적화를 동시에 가능하게 만드는 핵심 설계 포인트다.

Protocol Layer: PCIe, CXL, Streaming 프로토콜을 맵핑한다.
Die-to-Die Adapter Layer: 링크 관리, 프로토콜 중재, 프레이밍, CRC, 재시도와 플릿/스트림 전달 제어를 담당한다.
Physical Layer: 전기적 인터페이스, 링크 초기화, 트레이닝, 보정, 런타임 재보정을 수행한다.
예비 핀/범프: 결함 핀을 우회해 수율을 높인다.

UCIe 2.0까지는 최대 32 GT/s급 링크를 사용하고, 3.0은 48/64 GT/s로 확장된다. 2.0의 UCIe-3D는 하이브리드 본딩을 겨냥해 더 미세한 범프 피치를 지원하고, 3.0은 최대 100 mm급 확장 사이드밴드와 조기 펌웨어 다운로드용 MTP를 정의해 대형 SiP 토폴로지까지 범위를 넓혔다.

프로토콜 지원

UCIe는 여러 상위 프로토콜을 지원한다.

프로토콜	설명
PCIe	범용 I/O, 기존 생태계 호환
CXL	메모리 공유, 코히어런시 지원
Streaming	사용자 정의 프로토콜, 유연한 패킷 구조

이를 통해 UCIe는 기존 PCIe/CXL 인프라와의 호환성을 유지하면서 칩렛 간 통신을 표준화한다.

비교/분석

UCIe와 유사한 칩렛 인터커넥트 기술과의 비교이다.

항목	UCIe	BoW(Bunch of Wires)	AIB(Advanced Interface Bus)	Open HBI
주도 기업	Intel, AMD 등	OCP	Intel	OCP
대역폭 밀도	500+ GB/s/mm	200~400 GB/s/mm	300~600 GB/s/mm	200~300 GB/s/mm
PHY 피치	36~100μm	40~50μm	55μm	50~100μm
프로토콜	PCIe, CXL, Stream	여러 프로토콜	여러 프로토콜	HBM 인터페이스
표준화 상태	UCIe Consortium	OCP	Intel 공개	OCP
생태계	광범위 (TSMC, Samsung, Intel 등)	OCP 중심	Intel 중심	HBM 중심

UCIe의 가장 큰 강점은 광범위한 산업 참여와 기존 프로토콜(PCIe, CXL)과의 호환성이다.

동작 원리

UCIe 동작은 크게 세 단계로 이해할 수 있다.

연결 설정: 다이 간 PHY가 물리적으로 연결되면 레인 구성과 속도 협상, 링크 트레이닝, 패키지 특성에 맞춘 초기 보정이 이루어진다. 리던던시 핀/범프를 통해 일부 불량 연결을 우회할 수 있다.
패킷 전송: 상위 프로토콜(PCIe/CXL/Streaming) 패킷이 Protocol Layer에서 생성되면, D2D Adapter가 프레이밍과 오류 검출 정보를 붙이고 Physical Layer가 패키지 내부 링크로 전송한다.
에러 관리: CRC 체크, ACK/NAK, 재시도, 상태 모니터링을 통해 전송 무결성을 보장한다. 1.1 이후에는 헬스 모니터링과 수리 메커니즘이 강화되어 고신뢰성 시스템과 자동차용 설계에 더 적합해졌다.

UCIe PHY는 주변 온도와 전압 변동에 대응하기 위해 적응형 이퀄라이제이션(adaptive equalization)과 런타임 재보정 기능을 내장하고 있다.

장단점

장점	단점
표준화된 인터커넥트로 칩렛 간 상호 운용성 확보	고급 패키징 기술(EMIB, Foveros, hybrid bonding) 비용 부담
PCIe/CXL 기존 생태계와 호환되어 도입 장벽 낮춤	Standard UCIe 대역폭이 모놀리식 연결 대비 제한적
광범위한 산업 참여로 안정적인 표준 유지	칩렛 간 열 관리와 신호 무결성 검증 복잡
불량 핀 우회로 수율 향상 기대	표준 업데이트 속도가 실제 기술 발전보다 느릴 수 있음

핵심 정리

UCIe는 칩렛 기반 아키텍처에서 다이-to-다이 통신을 표준화한 오픈 인터커넥트 표준이다. Standard UCIe와 Advanced UCIe 두 가지 변형을 통해 다양한 패키징 기술과 대역폭 요구사항을 충족하며, PCIe/CXL 프로토콜과의 호환성을 통해 기존 생태계와의 통합이 용이하다. 칩렛 방식의 수율·비용·유연성 이점을 실현하면서도 표준화된 인터페이스를 제공한다는 점에서 반도체 산업의 아키텍처 전환에 핵심적인 역할을 할 것으로 기대된다.