NAND 소자 물리
NAND 플래시 셀의 반도체 물리 상세 분석
MOSFET 기반 셀 동작 · FN 터널링 · ISPP 프로그래밍 · Vth 분포 · 열화 메커니즘 · 3D NAND 물리
NAND 플래시는 MOSFET의 문턱전압(Vth)을 전하 주입/제거로 조절하여 데이터를 저장합니다. 본 문서는 이 동작의 물리적 기반을 분석합니다: 게이트 스택의 밴드 다이어그램, Fowler-Nordheim 터널링의 양자역학적 메커니즘, ISPP(Incremental Step Pulse Programming) 알고리즘, SLC/MLC/TLC/QLC의 Vth 분포 특성, 그리고 Program Disturb·Read Disturb·Retention·Endurance 같은 신뢰성 물리까지 NAND 셀 수준의 반도체 물리를 다룹니다.
기존 문서인 NMOS FloatingGate ChargeTrap이 FG/CT 구조와 기본 동작을 다루고, NAND Flash Internals이 String/Page/Block 계층을 다루는 반면, 본 문서는 소자 물리 관점에서 터널링 메커니즘, 전하 분포, 열화 과정처럼 더 근본적인 물리 현상에 집중합니다.
개요
NAND 플래시 셀은 4-terminal MOSFET 구조를 기반으로 하되, 게이트 스택에 전하 저장층(Floating Gate 또는 Charge Trap)을 포함합니다. 셀의 동작은 크게 네 가지로 요약됩니다: (1) Program — FN 터널링으로 전자를 저장층에 주입하여 Vth를 상승, (2) Erase — FN 터널링으로 전자를 제거하여 Vth를 하강, (3) Read — 기준 전압에서 셀 전류의 유무로 Vth 상태를 판별, (4) Verify — 프로그래밍 중 Vth를 확인하여 목표 분포를 달성.
이 동작의 물리적 기반은 게이트 전계에 의한 양자 터널링, 산화막의 전기적 절연 특성, 그리고 트랜지스터 채널의 반도체 물리에 있습니다. 본 문서는 이러한 물리 현상들을 상세히 분석합니다.
핵심 개념
MOSFET 기반 셀 동작
NAND 셀은 기본적으로 n채널 enhancement-mode MOSFET입니다. p형 웰(또는 기판) 위에 n+ 소스/드레인 영역이 있고, 게이트 전압에 의해 채널이 반전(inversion)되어 전도됩니다.
문턱전압(Vth)의 물리적 의미:
- Vth는 채널 표면이 반전되어 전도가 시작되는 최소 게이트 전압입니다
- Vth = V_FB + 2φ_F + √(2ε_s q N_A (2φ_F)) / C_ox
- V_FB: 평탄 밴드 전압
- φ_F: 페르미 전위
- ε_s: 반도체 유전율
- N_A: 도핑 농도
- C_ox: 게이트 산화막 커패시턴스
전하 저장에 의한 Vth 시프트:
- 저장층에 전자(-Q)가 있으면 Vth가 증가: ΔVth = -Q_fg / C_ox
- FG는 도체이므로 전하가 전체에 분포하고, CT는 부도체이므로 국소 트랩에 갇힘
- 이 ΔVth가 바이너리 데이터('0'/'1')의 물리적 기반
FN 터널링 메커니즘
Fowler-Nordheim 터널링은 강한 전계(일반적으로 6~10 MV/cm)에서 전자가 얇은 절연막(6~9nm)의 삼각형 포텐셜 장벽을 양자역학적으로 터널링하는 현상입니다.
FN 터널링 전류 밀도:
J_FN = A · E² · exp(-B / E)
- A = q³ / (8πhΦ_B) — 상수
- B = 8π√(2m*Φ_B³) / (3qh) — 장벽 높이에 의존
- E: 산화막 내 전계 강도
- Φ_B: 장벽 높이 (~3.1eV for Si/SiO₂)
- h: 플랑크 상수
- m*: 전자 유효 질량
터널링 과정:
1. Control Gate에 높은 양전압을 걸면 산화막에 강한 전계가 형성됨
2. 전자가 삼각형 포텐셜 장벽을 터널링하여 저장층으로 주입됨
3. 터널링 확률은 장벽 두께와 전계 세기에 지수적으로 의존
4. 7nm 이하의 얇은 터널 산화막에서 실질적으로 동작
게이트 스택 밴드 다이어그램
Program 동작 시 게이트 스택의 에너지 밴드 구조는 다음과 같습니다:
- Control Gate(금속 또는 다oping된 폴리실리콘) → IPD/Blocking Oxide → Floating Gate/Charge Trap → Tunnel Oxide → p형 기판
- 높은 양전압을 걸면 밴드가 기울어지고, 터널 산화막에 삼각형 장벽이 형성
- 전자가 FG/CT 층으로 FN 터널링하여 저장됨
- Erase 시에는 기판에 양전압을 걸어 반대 방향으로 터널링
그림 1. 게이트 스택의 밴드 기울기와 Program/Erase 시 FN 터널링 방향
비교/분석
SLC/MLC/TLC/QLC 비교
| 항목 | SLC | MLC | TLC | QLC |
|---|---|---|---|---|
| 셀당 비트 | 1 | 2 | 3 | 4 |
| Vth 레벨 수 | 2 | 4 | 8 | 16 |
| Vth 윈도우 | ~4V | ~2V | ~1.2V | ~0.8V |
| P/E 사이클 | 100,000+ | 10,000 | 3,000 | 1,000 |
| 읽기 속도 | 가장 빠름 | 보통 | 느림 | 가장 느림 |
| 쓰기 속도 | 가장 빠름 | 보통 | 느림 | 가장 느림 |
| 비트당 비용 | 가장 비쌈 | 보통 | 저렴 | 가장 저렴 |
| 읽기 마진 | 가장 큼 | 중간 | 작음 | 가장 작음 |
FG(Floating Gate) vs CT(Charge Trap) 물리적 차이
| 항목 | Floating Gate | Charge Trap |
|---|---|---|
| 저장 매체 | 도체(폴리실리콘) | 부도체(Si₃N₄) |
| 전하 분포 | 전체에 균일 분포 | 국소 트랩에 갇힘 |
| 커패시턴스 | FG-CONTROL 간 커패시턴스 | 트랩 분포에 의존 |
| 간섭 메커니즘 | 인접 셀 전기적 간섭 | 프로그램 어시스트 |
| 결함 영향 | 한 점 누설 시 전체 전하 손실 | 국소 결함은 부분 영향 |
| 미세화 | 20nm 이하에서 어려움 | 3D NAND에 적합 |
프로그래밍 메커니즘 비교
| 항목 | FN 터널링 | HCI(Hot Carrier Injection) |
|---|---|---|
| 전계 조건 | 높은 게이트 전계 (~10MV/cm) | 높은 드레인 전계 |
| 에너지 원천 | 외부 전계 | 채널 가속 전자 |
| 효율 | 낮음 (전체 셀 주입) | 높음 (국소 주입) |
| 손상 | 적음 | 큼 (트랩 생성) |
| 적용 | NAND 프로그래밍/소거 | NOR 프로그래밍 |
| 속도 | 느림 (ISPP 필요) | 빠름 |
동작 원리
ISPP(Incremental Step Pulse Programming)
NAND 플래시의 프로그래밍은 한 번에 높은 전압을 거는 대신, 점진적으로 전압을 올리며 Vth를 목표 범위로 정밀하게 조절하는 ISPP 알고리즘을 사용합니다.
ISPP 동작 흐름:
1. 초기 프로그래밍 펄스: Vpgm_start (예: 12V)
2. 프로그래밍 펄스 적용: 특정 시간 동안 Vpgm을 게이트에 인가
3. 검증(Verify): Vth를 확인하여 목표를 달성했는지 판별
4. 미달 시 펄스 전압 증가: ΔVpgm (예: 0.2~0.4V)만큼 증가
5. 목표 Vth를 달성할 때까지 반복
ISPP의 물리적 근거:
- FN 터널링은 전계에 지수적으로 의존하므로, 전압을 올리면 터널링 속도가 급격히 증가
- 그러나 한 번에 높은 전압을 걸면 Vth 분포가 넓어지고 과도한 프로그래밍(over-program) 발생
- 점진적 전압 증가로 분포를 좁게 유지하면서도 적절한 속도를 달성
- ΔVpgm이 최종 Vth 분포의 폭을 결정
또한 비선택 셀에는 완전한 프로그램 전압 대신 pass voltage가 걸리므로, ISPP는 선택 셀의 Vth 정밀도뿐 아니라 비선택 셀의 Program Disturb 누적을 줄이는 역할도 합니다. verify를 매 펄스 뒤에 수행하는 이유는 목표 레벨을 넘는 순간 추가 전하 주입을 멈춰 분포 꼬리를 억제하기 위해서입니다.
그림 2. 점진적 프로그램 펄스, verify 반복, 종료 조건을 포함한 ISPP 흐름
Vth 분포 물리
SLC (Single-Level Cell):
- 2개의 Vth 레벨: Erased (낮은 Vth)와 Programmed (높은 Vth)
- 넓은 Vth 윈도우 (~4V)로 읽기 마진이 충분
- 읽기 전압: 두 레벨 사이의 중간값
- 가장 높은 신뢰성과 내구성
MLC (Multi-Level Cell):
- 4개의 Vth 레벨: 2비트 (상위 비트, 하위 비트)
- 각 레벨 간 간격이 좁아짐 (~2V)
- 3번의 읽기 동작으로 4개 상태 판별
- 프로그래밍 정밀도가 중요
TLC (Triple-Level Cell):
- 8개의 Vth 레벨: 3비트
- 레벨 간 간격 ~1.2V
- 읽기 마진이 작아져 더 정밀한 프로그래밍 필요
- P/E 사이클 제한
QLC (Quad-Level Cell):
- 16개의 Vth 레벨: 4비트
- 레벨 간 간격 ~0.8V
- 가장 밀집된 Vth 분포
- 읽기 속도 저하 (여러 기준 전압 필요)
- 신뢰성과 수명 제한
그림 3. 셀당 비트 수 증가에 따라 Vth 분포가 좁아지고 읽기 마진이 줄어드는 모습
Program Disturb 물리
프로그래밍 시 인접 셀의 Vth가 의도치 않게 변하는 현상:
Program Disturb 원리:
1. 같은 Word Line 상의 다른 셀을 프로그래밍할 때 동일한 높은 전압이 인가됨
2. 이 높은 전압이 인접 셀의 터널 산화막에도 전계를 형성
3. 약간의 FN 터널링이 발생하여 인접 셀의 Vth가 소폭 상승
4. 시간이 지나면 축적되어 읽기 오류 발생 가능
Program Disturb 완화:
- ISPP로 프로그래밍 시간 최소화
- 검증(Verify) 동작으로 조기 종료
- 프로그래밍 순서 최적화
- 셀 간 간격 최적화
Read Disturb 물리
읽기 동작 시 인접 셀의 Vth가 변하는 현상:
Read Disturb 원리:
1. 읽기 시 Word Line에 낮은 전압 (예: 5~6V)이 인가됨
2. 이 전압이 인접 셀의 터널 산화막에 약한 전계를 형성
3. 매우 느린 FN 터널링이 발생 (읽기 전류의 부산물)
4. 읽기가 반복되면 인접 셀의 Vth가 서서히 상승
Read Disturb 특성:
- 프로그래밍보다 느리지만 반복 시 축적
- 읽기가 많은 핫스팟 영역에서 문제
- 백그라운드에서 자동으로 모니터링 필요
- 읽기 횟수 제한 또는 리프레시 필요
열화 메커니즘
Retention (데이터 보존)
데이터 보존 특성은 저장된 전하가 시간에 따라 누설되는 속도에 의존합니다.
전하 손실 메커니즘:
1. FN 터널링 역방향 누설: 저장 전자가 열 에너지를 얻어 터널 산화막을 통과
2. Poole-Frenkel 전도: 트랩을 통한 전도 (CT 방식에서 주요)
3. 트랩 도출(Trap Detrapping): 질화막 트랩에서 전자가 방출
4. 인접 셀 간 간섭: FG 방식에서 인접 셀 전하의 영향
온도 의존성:
- 고온에서 전하 손실이 가속됨 (Arrhenius 관계)
- 산화막 장벽 높이가 유효 에너지로 작용
- 보통 85°C에서 10년 보존을 설계 기준으로 함
보존 수명 예측:
- Arrhenius 모델: t_fail = A · exp(E_a / kT)
- E_a: 활성화 에너지 (~1.1eV for SiO₂)
- T: 절대 온도
- 실제 동작 온도 범위에서 수명이 크게 달라짐
Endurance (내구성)
반복적인 Program/Erase 사이클에 따른 산화막 열화:
열화 메커니즘:
1. 산화막 트랩 생성: FN 터널링 시 전자가 산화막 결함을 생성
2. 인터페이스 트랩 생성: Si/SiO₂ 계면에 결함이 형성됨
3. 전하 축적: 산화막에 전하가 갇혀 바이어스 특성 변화
4. 장벽 높이 감소: 열화된 산화막의 효과적 장벽이 낮아짐
열화 특성:
- P/E 사이클이 증가할수록 Vth 윈도우가 좁아짐
- Program 속도 저하: 열화된 산화막에서 FN 터널링 효율 감소
- Erase 속도 저하: 동일한 이유로 소거 속도도 감소
- 보존 특성 악화: 열화된 산화막에서 전하 누설 가속
P/E 사이클 제한:
- SLC: ~100,000 사이클
- MLC: ~10,000 사이클
- TLC: ~3,000 사이클
- QLC: ~1,000 사이클
- 수명이 짧아지는 이유: Vth 레벨이 많아질수록 허용되는 열화 마진이 작아짐
Charge Pumping과 전하 분포 변화
반복적인 P/E 사이클 동안 게이트 스택의 전하 분포가 변화합니다:
Charge Pumping 현상:
1. Program 시 전자가 터널 산화막을 통과하면서 산화막 트랩에 갇힘
2. Erase 시 반대 방향으로 전하가 이동하지만, 트랩된 전하는 제거되지 않음
3. 누적된 트랩 전하가 Vth에 영향을 미침
4. 시간이 지나면서 Vth 분포가 넓어지고 비대칭이 됨
3D NAND 물리
수직 채널 구조
3D NAND는 수직으로 적층된 웨이퍼 공정 구조에서 동작합니다:
구조적 특징:
- 수직 채널 홀: 적층막을 관통하는 수직 실리콘 기둥
- 적층 스택: oxide/nitride/oxide층이 반복적으로 적층
- Charge Trap 채택: 수직 구조에서는 FG 대신 CT 사용
- 게이트가 수직 채널을 감싸는 구조
3D NAND의 물리적 장점:
- 셀 간 간격이 넓어져 간섭 감소
- 수직 적층으로 면적당 집적도 증가
- 미세 공정 의존도 감소 (2D NAND의 한계 극복)
- 대용량·저비용 NAND 가능
3D NAND의 동작 물리
Program/Erase 동작:
- 수직 채널에 전압을 인가하여 프로그래밍
- 수직 방향의 적층 스택 전체에 영향
- 각 층의 Vth를 개별적으로 제어
- 어레이 전체의 균일성 유지가 중요
신뢰성 고려사항:
- 수직 채널의 균일성: 홀 직경과 깊이의 일관성
- 층간 간격 제어: 산화막/질화막 두께 균일성
- 열 이력: 다수의 적층 공정에서의 열적 영향
- 셀 간 간섭: 수직 방향과 수평 방향 모두에서의 고려
특히 3D NAND에서는 수직 채널 길이가 길고 층 수가 많아질수록 상단/하단 층의 전계 조건, 채널 직경 편차, trap 분포 차이가 페이지 간 분포 비대칭으로 이어질 수 있습니다. 따라서 셀 물리만이 아니라 스택 균일도와 공정 변동성까지 함께 보아야 실제 제품의 read window와 endurance를 설명할 수 있습니다.
장단점
장점:
- FN 터널링은 산화막 손상이 적어 내구성 확보 가능
- ISPP로 Vth를 정밀하게 제어하여 다비트 저장 가능
- 3D NAND 구조로 미세화 한계를 극복하고 대용량 달성
- Charge Trap 방식으로 결함 내성 확보
단점:
- FN 터널링 속도가 느려 프로그래밍 시간이 김
- Vth 분포가 넓어지면 읽기 오류 가능성 증가
- P/E 사이클이 증가할수록 산화막 열화로 수명 제한
- 고온 환경에서 보존 특성 악화
- 다비트(QLC)로 갈수록 읽기 마진이 작아져 신뢰성 저하
관련 기술
- NMOS FloatingGate ChargeTrap: FG/CT 기본 구조와 동작
- NAND Flash Internals: String/Page/Block 계층과 동작
- QLC/TLC/MLC 비교: 다비트 셀 특성 비교
- NAND 에러 관리: 에러 관리 파이프라인
- FTL WearLeveling GarbageCollection: 수명 관리 기술
- DRAM 테스트/신뢰성: 메모리 신뢰성 테스트 방법론
참고 문헌
- Bez, R. et al., "Introduction to Flash Memory" Proceedings of the IEEE (2003)
- Campbell, K. et al., "Spectroscopy of Trap Distributions in Thin Oxides" Journal of Applied Physics (2005)
- Micheloni, R. et al., "Flash Memories" Springer (2009)
- Kim, K., "Technology for 50nm DRAM and beyond" Proceedings of SPIE (2002)
- Samsung Electronics, "V-NAND Technology" Technical Brief (2013)
- Intel Corporation, "3D NAND Technology" Technology Brief (2015)
- Micron Technology, "NAND Flash Design and Use Considerations" Application Note (2010)
핵심 정리
NAND 플래시 셀은 MOSFET의 문턱전압을 FN 터널링으로 조절하여 데이터를 저장하는 반도체 소자입니다. 터널링 메커니즘은 양자역학적 포텐셜 장벽 통과에 기반하며, ISPP 알고리즘으로 Vth를 정밀하게 제어합니다. SLC부터 QLC까지 비트 수가 증가할수록 Vth 윈도우가 좁아져 정밀도와 신뢰성 요구가 커집니다. 프로그래밍/소거 반복 시 산화막 열화가 축적되어 P/E 수명이 제한되며, 3D NAND는 수직 적층으로 이 한계를 극복합니다. 읽기/프로그래밍 디스터브, 리텐션 손실 같은 신뢰성 문제는 셀 물리 수준에서 이해해야 효과적으로 완화할 수 있습니다.