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NMOS FloatingGate ChargeTrap

NMOS로 이해하는 Floating Gate / Charge Trap 동작

Flash Cell = Programmable-Vth NMOS · FN Tunneling · Program / Erase / Read

NAND 플래시 셀은 새로운 소자가 아니라, 우리가 아는 NMOS 트랜지스터의 게이트를 개조한 것입니다. 일반 NMOS의 문턱전압(Vth)은 고정이지만, 게이트 절연막 안에 전하 저장층을 끼워 넣으면 Vth를 바꿀 수 있게 되고, 그 차이로 0과 1을 저장합니다. 본 문서는 이 ‘프로그래밍 가능한 Vth를 가진 NMOS’ 관점에서 Floating Gate(FG)와 Charge Trap(CT)이 어떻게 동작하는지 설명합니다.

개요

플래시 셀은 NMOS의 게이트 스택에 전하 저장층을 넣어 문턱전압을 기록 매체로 바꾼 구조입니다. 저장층에 전자가 있으면 Vth가 올라가고, 없으면 Vth가 내려가므로 읽기 동작은 결국 셀이 켜지느냐 꺼지느냐를 판별하는 과정이 됩니다.

Floating Gate는 전하를 도체인 폴리실리콘 덩어리에 모으고, Charge Trap은 질화막 트랩에 국소적으로 가둡니다. 이 차이 때문에 FG는 오래된 평면형 구현과 잘 맞고, CT는 결함 내성·미세화·3D 적층에 유리해 오늘날 3D NAND의 주류가 되었습니다.

1. 출발점 — 플래시 셀은 게이트가 개조된 NMOS

플래시 셀은 본질적으로 n채널 MOSFET입니다. p형 기판에 n+ 소스/드레인이 있고, 게이트에 양전압을 걸면 전자가 모여 채널이 형성됩니다. 일반 NMOS와 다른 점은 단 하나, 게이트 산화막 안에 ‘전하 저장층’이 추가로 끼워져 있다는 것입니다. 이 저장층에 전자를 넣고 빼면서 트랜지스터의 Vth를 바꾸는 것이 플래시의 전부입니다.

그림 1. 일반 NMOS와 Floating Gate / Charge Trap 셀의 게이트 스택 비교

게이트 스택 구조

세 구조 모두 같은 n채널 NMOS이며, 차이는 게이트 안에 전하 저장층이 있느냐, 그 저장층이 도체(FG)냐 부도체(CT)냐 뿐입니다.

핵심 개념

전하 저장층: 일반 NMOS의 게이트 산화막 자리에 전하를 오래 가둘 수 있는 층을 추가해 문턱전압을 기억값으로 바꿉니다.
Vth window: Program과 Erase는 저장 전하량 차이로 여러 개의 문턱전압 구간을 만들고, 읽기는 그 구간 사이에 기준 전압을 두어 상태를 구분합니다.
저장 전하의 분포: FG는 도체 내부에 전하가 퍼지고, CT는 질화막 트랩에 전하가 국소적으로 갇혀 결함과 셀 간 간섭 특성이 달라집니다.
동작 단위: 셀 판독은 비트선 전류로 개별 셀 상태를 보지만, 실제 Program은 page 단위, Erase는 block 단위로 묶여 동작합니다.

2. 저장 전하가 Vth를 바꾼다 — NMOS 관점

NMOS는 게이트 전압(Vcg)이 Vth를 넘어야 채널이 형성되어 켜집니다. 저장층에 전자를 넣으면, 그 음전하가 Control Gate의 양전계를 가려(차폐) 채널을 만들기 더 어렵게 만듭니다. 즉 채널을 켜는 데 더 높은 Vcg가 필요해져 Vth가 올라갑니다.

그림 2. 저장 전하에 따른 Vth 시프트(Id-Vcg)와 Vread를 이용한 0/1 판독

0과 1의 정의

Programmed ('0') — 저장층에 전자 주입 → 음전하가 게이트 전계를 차폐 → Vth 높음.
Erased ('1') — 저장층에 전자 없음 → 차폐 없음 → 낮은 Vcg에도 채널 형성 → Vth 낮음.

읽기 (Read) — NMOS가 켜지는지로 판별

읽기는 두 Vth 상태의 중간에 읽기 전압(Vread)을 걸고, 셀(=NMOS)이 켜지는지 보는 것입니다.

Erased 셀: Vread > Vth(low) → 채널 ON → 전류 흐름 → '1'로 판독.
Programmed 셀: Vread < Vth(high) → 채널 OFF → 무전류 → '0'으로 판독.
읽기는 저장 전하를 건드리지 않으므로 비파괴적입니다. 다비트(MLC~QLC)는 Vth를 여러 구간으로 나누고 Vread를 여러 번 걸어 판독합니다.

3. Program / Erase — 전자를 넣고 빼는 터널링

Vth를 바꾸려면 저장층에 전자를 넣거나(Program) 빼야(Erase) 합니다. 이는 얇은 터널 산화막을 전자가 양자역학적으로 통과하는 FN 터널링(Fowler-Nordheim tunneling)으로 이루어지며, FG와 CT 모두 원리가 같습니다.

그림 3. Program/Erase의 전자 터널링과 FG·CT의 차이, NMOS 관점 동작 요약

동작

Program (쓰기 '0') — Control Gate에 높은 양전압을 걸면 강한 전계로 전자가 채널에서 터널 산화막을 뚫고 저장층(FG/CT)으로 주입됩니다. Vth가 올라가 '0'이 됩니다. Page 단위로 수행되며 ISPP로 정밀 제어합니다.
Erase (소거 '1') — 기판/채널에 높은 양전압을 걸면(또는 게이트에 음전압) 전자가 반대로 터널링되어 저장층에서 빠져나갑니다. Vth가 내려가 '1'이 됩니다. Block 단위로 일괄 수행합니다.
비휘발성 — 전원이 없어도 전자가 산화막/트랩에 갇혀 유지되므로 수년간 데이터가 보존됩니다(다만 누설로 인한 Retention 한계 존재).

4. Floating Gate vs Charge Trap — 저장 매체의 차이

FG와 CT는 동작 원리(전자를 넣고 빼서 Vth를 바꿈)가 같지만, 전자를 어디에 저장하느냐가 다릅니다. 이 차이가 신뢰성과 미세화 특성을 가릅니다.

정리하면, FG는 전자를 ‘도체 한 덩어리’에 모아두고 CT는 ‘부도체 트랩들’에 흩어 가두는 차이입니다. CT가 결함에 강하고 수직 적층에 유리해, 오늘날 3D NAND는 대부분 CT 방식을 씁니다.

5. 종합 — NMOS 한 문장으로 다시 보기

플래시 셀 = Vth를 프로그래밍할 수 있는 NMOS. 게이트 절연막에 전하 저장층을 끼운 것.
Program: 전자 주입 → Vth↑ → '0'. Erase: 전자 방출 → Vth↓ → '1'. (FN 터널링)
Read: 두 Vth 사이 Vread를 걸어 NMOS가 켜지는지(전류)로 0/1 판별. 비파괴적.
FG는 도체에, CT는 부도체 트랩에 전자를 저장. 원리는 동일, 신뢰성·미세화에서 CT가 유리.

핵심 정리 — ‘전자를 게이트 절연막에 넣고 빼서 NMOS의 문턱전압을 바꾸는 것’이 Floating Gate든 Charge Trap이든 플래시 동작의 본질입니다. FG와 CT의 차이는 그 전자를 도체에 두느냐 부도체 트랩에 가두느냐일 뿐, NMOS로서의 Program·Erase·Read 원리는 똑같습니다.

구조	게이트 스택 (위→아래)	전하 저장 매체
일반 NMOS	Control Gate / Gate Oxide / 채널	없음 (Vth 고정)
Floating Gate	Control Gate / IPD / Floating Gate / Tunnel Oxide / 채널	도체(폴리실리콘) FG
Charge Trap	Control Gate / Blocking Oxide / Si₃N₄ 트랩 / Tunnel Oxide / 채널	부도체(질화막) 트랩

항목	Floating Gate (FG)	Charge Trap (CT)
저장 매체	도체(폴리실리콘) 게이트	부도체(Si₃N₄) 트랩층
전자 분포	FG 전체에 자유롭게 분포	국소 트랩에 갇혀 분포
결함 취약성	터널막 한 곳 결함 시 전체 누설 위험	결함 한 곳은 일부 전자만 영향
미세화·3D	불리 (인접 셀 간섭·누설)	유리 (3D V-NAND 대부분 채택)

장단점

Floating Gate는 전하 분포가 균일해 오래된 공정과 호환성이 좋지만, 인접 셀 간섭과 누설에 더 민감합니다.
Charge Trap은 전하가 국소 트랩에 갇혀 결함 내성이 높고, 수직 적층에 유리해 3D NAND에 적합합니다.
두 방식 모두 읽기는 비파괴적이지만, Program/Erase 반복으로 산화막과 트랩이 열화되면 수명과 보존 특성이 떨어집니다.

참고 문헌

Kahng, D.; Sze, S. M., "A floating gate and its application to memory devices" (1967)
Chen, P. C. Y., "Threshold-alterable Si-gate MOS devices" (1977)
Eitan, Boaz, US Patent 5,768,192, "Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping"
Ioannou-Soufleridis, V. et al., Charge-Trapping Non-Volatile Memories: Volume 1 (2015)

핵심 정리

전하 저장층을 게이트 스택에 넣으면 NMOS의 문턱전압이 기억값이 됩니다. FG는 도체에, CT는 절연 트랩에 전하를 저장하지만 Program/Erase/Read의 큰 원리는 같습니다. 미세화와 3D 적층이 중요해질수록 CT 방식의 실용성이 커집니다.