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Intel/AMD CPU Fabric 비교

개요

Intel과 AMD의 CPU fabric을 비교할 때는 Ring/Mesh와 CCX/CCD/IOD를 같은 종류의 부품처럼 나열하면 안 된다. Intel의 Ring과 Mesh는 주로 코어·LLC·메모리·I/O agent를 연결하는 on-die topology이고, AMD의 CCX와 CCD는 cache locality와 die 경계를 설명하는 grouping이며, Infinity Fabric은 그 경계를 가로지르는 interconnect 계열의 이름이다. 즉 Intel은 stop과 router가 놓인 하나의 die 안의 경로를 먼저 설명하고, AMD는 compute chiplet과 I/O die 사이의 계층·패키지 경계를 먼저 설명하는 경향이 있다.

이 문서는 공개 자료가 비교적 구체적인 Intel Xeon Scalable의 Skylake-SP Mesh와, Zen 2 이후 AMD EPYC/Ryzen에서 대표적으로 관찰되는 CCD·IOD chiplet 모델을 기준으로 삼는다. Intel의 모든 최신 CPU가 같은 Mesh이고 AMD의 모든 제품이 같은 Infinity Fabric topology라는 뜻은 아니다. 제품군별로 cache hierarchy, home agent, link 폭, route, clock, NUMA mode와 I/O 배치가 달라지므로, 공개된 제품 수치는 구조의 사례로만 사용하고 성능 우열은 동일한 workload와 측정 경계에서 따로 검증해야 한다.

핵심 개념

1. 비교 단위를 먼저 맞춘다

topology, fabric, packaging, cache locality는 서로 다른 축이다. 이 축을 분리하면 Intel의 Mesh와 AMD의 Infinity Fabric이 왜 직접적인 1:1 제품명이 아닌지 이해할 수 있다.

용어	분류	설명	이 문서에서의 대표 사례
Ring	on-die topology	agent가 고리의 stop을 따라 이동하는 경로	Intel client와 이전 Xeon ring 계열
Mesh	on-die topology	행·열 router와 link로 구성된 격자	Intel Skylake-SP Xeon Scalable
Mesh stop	fabric 접속점	core, LLC/CHA, memory, I/O, UPI가 mesh에 접속하는 위치	Skylake-SP 공개 28-core XCC 개념도
CCX	cache grouping	Zen 계열 코어와 공유 L3를 묶는 논리적 locality 단위	Zen 2의 4코어 CCX
CCD	physical die/grouping	CPU core와 cache를 담는 compute die	Zen 2 이후 EPYC/Ryzen chiplet 모델
IOD	physical die/service domain	memory controller, PCIe와 외부 링크를 수용하는 I/O die	EPYC 7002 이후 대표 server 모델
Infinity Fabric	interconnect family	die 내부·die 간·socket·package 경계의 transaction 운반 계층	AMD 제품별 IF/Data Fabric 경로
NUMA node	software-visible locality	OS가 구분하는 processor·memory 거리와 배치 단위	socket, NPS와 firmware topology

핵심은 Mesh = AMD의 IOD 또는 Infinity Fabric = Intel의 Mesh라고 번역하지 않는 것이다. 더 공정한 비교 단위는 다음과 같다.

Intel: endpoint/LLC-CHA + on-die topology + memory/I/O/socket boundary
AMD:  core/cache locality + CCD/IOD packaging + fabric/socket boundary
공통: request, home/coherence, flow control, service, response, NUMA

2. Intel: distributed on-die fabric

Intel Xeon Scalable의 Skylake-SP Mesh는 core, on-chip cache bank, memory controller와 I/O controller를 rows와 columns로 배치하고, 교차점의 wires와 switches로 연결하는 구조로 공개됐다. Ring을 여러 개 연결해 bridge를 추가하는 대신, 여러 방향의 link를 가진 grid에서 목적지까지 이동하도록 하여 많은 core와 memory/I/O agent를 수용하려는 설계다.

Mesh의 각 stop은 단순한 core 번호가 아니다. core의 cache miss가 들어오는 endpoint, 주소 home을 담당하는 LLC slice/CHA, memory controller, PCIe/PCH 또는 UPI 같은 서로 다른 agent가 동일한 fabric에 연결될 수 있다. LLC가 하나의 shared cache로 보인다는 사실과 모든 slice 접근이 같은 latency다라는 주장은 다르며, 주소 home, mesh 거리, queue와 coherence service를 함께 봐야 한다.

Skylake-SP 28-core XCC는 공개된 대표 개념 사례에서 6×6, 최대 36 stop으로 설명된다. 28 core, 2 memory-controller stop, 2 UPI stop, 3 PCIe/PCH connectivity stop, 1 integrated package device stop의 조합이다. 각 memory controller가 3개의 DDR4 channel을 담당한다는 설명과 최대 3개의 UPI link는 해당 플랫폼 구성의 공개 정보이지, Intel의 모든 CPU와 SKU에 적용되는 고정 값이 아니다.

3. AMD: locality와 chiplet 경계

AMD는 Zen에서 core와 I/O의 개발 경로를 분리하고, 여러 core를 담은 chiplet을 package에 조합하는 hybrid multi-chip architecture를 강조한다. 대표적인 server 모델에서 CCD는 Zen core와 cache locality를, IOD는 memory controller와 PCIe·외부 I/O service를 제공한다. 여러 CCD가 늘어날 때 성능은 단순히 core 수의 합이 아니라 CCD-to-IOD link, IOD service와 memory-channel capacity의 조합으로 결정된다.

Zen 2에서는 하나의 CCD 안에 4코어 CCX 두 개가 배치되는 구조가 중요한 locality 경계였다. Zen 3에서는 최대 8코어가 하나의 unified complex와 32MB L3를 공유하는 구조로 전환되어 같은 CCD 안의 core-to-core와 core-to-cache locality가 단순해졌다. 이 변화는 총 L3 용량만 늘어난 것이 아니라, 공유 cache group의 경계가 바뀐 것이다.

Infinity Fabric은 하나의 고정 bus나 coherence protocol 자체가 아니다. 제품에 따라 core/cache fabric, CCD-to-IOD path, CCD-to-CCD path, socket link 또는 accelerator/package link를 포괄하는 이름으로 사용된다. Data Fabric은 coherent data, address, response와 memory-facing traffic을 분석하기 위한 기능 계층으로 유용하지만, 모든 AMD 세대의 동일한 RTL block을 의미한다고 가정해서는 안 된다.

4. 공통 경계: fabric과 coherence는 다르다

두 회사 모두 fabric이 cache coherence protocol을 대체하지 않는다. coherence 또는 home agent가 line의 state, owner, sharer, memory service를 판단하고, fabric은 request, snoop, invalidate, data forwarding, acknowledgement와 response가 목적지까지 이동하도록 운반한다.

core miss
  -> local cache lookup
  -> address home / coherence service 선택
  -> remote cache 또는 memory/I/O service
  -> data와 permission response 반환

Intel에서는 home LLC slice/CHA로 가는 mesh hop과 memory/UPI stop이 핵심 경계다. AMD에서는 local CCX 또는 unified CCD lookup 뒤에 remote CCD, IOD, socket link 경계가 생긴다. 양쪽 모두 link hop만 측정하면 home lookup, queue, snoop과 DRAM service를 놓치므로 전체 access latency를 구성 요소로 분해해야 한다.

5. locality의 의미가 다르다

Intel Mesh의 locality는 요청 core와 home LLC/CHA 또는 memory/I/O stop의 mesh 좌표와 traffic concentration으로 읽는 것이 자연스럽다. AMD의 locality는 같은 CCX 또는 unified CCD인지, 다른 CCD인지, 같은 socket의 IOD인지, remote socket인지로 먼저 나뉜다.

locality	Intel 대표 경로	AMD 대표 경로	주요 비용
local cache	core → local LLC/CHA 또는 cache hierarchy	core → local CCX/unified CCD L3	tag/data lookup, local contention
remote cache	core → mesh → remote LLC/CHA	source CCD → IF/Data Fabric → target CCD	route, coherence, response queue
same-socket memory	core → mesh → memory stop → DRAM	source CCD → IF/Data Fabric → IOD/MC → DRAM	home, link, MC scheduling, DRAM timing
external I/O	core/device → mesh I/O stop	core/device → IOD/PCIe service	egress, ordering, DMA interference
remote socket	local mesh → UPI → remote mesh	local CCD/IOD → socket link → remote IOD	link, remote home, NUMA queue

AMD의 CCD와 IOD가 같은 package에 있다는 사실은 local DRAM과 remote CCD를 동일한 비용으로 만들지 않는다. 마찬가지로 Intel의 shared LLC가 논리적으로 하나라는 사실은 모든 CHA가 같은 physical path를 갖는다는 뜻이 아니다.

비교/분석

1. 구조와 확장 방식

비교 축	Intel Ring	Intel Mesh	AMD CCD + Infinity Fabric
기본 단위	ring stop	mesh stop와 router	CCX/CCD locality, IOD와 link
대표 경계	ring segment, LLC slice, system agent	mesh hop, LLC/CHA, memory/I/O stop	CCD, IOD, package/socket link
자원 배치	고리 주변에 agent 배치	rows/columns로 분산	compute die와 I/O die 분리
cache 관점	distributed LLC slice와 ring distance	distributed LLC/CHA와 mesh distance	CCX/unified L3와 CCD distance
memory/I/O 연결	특정 ring stop 집중 가능	여러 stop으로 분산 가능	IOD service domain으로 집약되는 대표 모델
확장 방법	stop, segment, lane 또는 ring 추가	stop, row/column, link와 router 추가	CCD chiplet, IOD와 package/socket link 조합
공통 병목	segment, bridge, home queue	link/router, CHA, MC egress, cut	IF cut, IOD gateway, MC, socket link
소프트웨어 영향	slice와 core locality	LLC/CHA locality, NUMA	CCD affinity, NPS와 page placement

Ring은 중간 규모에서 단순한 forwarding과 여러 segment의 동시 전송을 제공할 수 있지만 stop 수가 늘면 diameter와 segment 경쟁이 커진다. Mesh는 더 많은 parallel path와 distributed agent를 제공하지만 router, buffer, global wire와 cut bottleneck을 부담한다. AMD의 chiplet은 작은 compute die와 I/O die를 독립적으로 확장·재사용하기 쉽지만, CCD-to-IOD와 IOD-to-memory 경계가 추가되어 locality와 queue를 계층적으로 분석해야 한다.

2. 공정·패키징과 성능의 trade-off

항목	Intel on-die Mesh 사례	AMD chiplet fabric 사례
물리적 최적화	하나의 die 안에서 core·cache·MC·I/O를 grid에 배치	compute CCD와 IOD를 서로 다른 die로 분할
제조 관점	큰 die 면적, 배선과 timing closure 부담	작은 die 재사용, 공정 혼합과 수율 이점
연결 비용	router·buffer·장거리 on-die wire	package PHY, die-to-die link, power·signal integrity
cache latency	home CHA까지의 mesh path가 핵심	local CCD group과 remote CCD/IOD 경계가 핵심
memory scaling	여러 memory stop과 mesh 경로의 균형	IOD memory controller와 CCD fan-in/fan-out 용량
제품 확장	stop 수, tile 또는 die configuration 변화	CCD 수, standard/dense CCD, IOD와 link 조합
분석 위험	Skylake-SP의 stop 수를 모든 Intel 제품에 일반화	하나의 IF topology를 모든 AMD 제품에 일반화

두 방식의 차이를 monolithic은 latency가 낮고 chiplet은 latency가 높다로 단순화할 수 없다. 짧은 on-die route라도 home agent queue나 memory service가 길면 end-to-end latency가 커진다. 반대로 chiplet link가 추가되어도 local cache hit은 IOD와 DRAM을 피할 수 있다. 실제 결과는 access locality, traffic matrix, coherence 비율과 saturation point의 함수다.

3. 공개 수치와 해석 범위

플랫폼 사례	공개된 대표 수치	fabric 비교에서의 올바른 사용
Intel Skylake-SP 28-core XCC	6×6, 최대 36 stop, 28 core, 2 MC, 2 UPI, 3 PCIe/PCH, 1 package-device stop	대표 Mesh 배치와 stop 종류를 설명하는 사례
Intel Skylake-SP UPI	일부 SKU에서 최대 3개의 10.4 GT/s UPI link	on-die Mesh와 socket boundary를 구분하는 사례
AMD EPYC 7002	최대 64 core, 8채널 DDR4, 128 PCIe 4.0 lanes	Zen 2 CCD/IOD와 server I/O 규모의 제품군 범위
AMD EPYC 9004	최대 128 Zen 4/Zen 4c core, 12 DDR5 channel	compute chiplet과 memory service 확장의 제품군 범위
AMD EPYC 9005	최대 192 Zen 5/Zen 5c core	최신 chiplet 제품군의 core-density와 heterogeneous compute 범위
AMD Ryzen 3000 공개 설명	Infinity Fabric bandwidth 512-bit	특정 client Zen 2 공개 수치. 모든 EPYC·세대의 IF width로 일반화 금지

이 표의 core, memory channel, lane, GT/s는 서로 다른 측정 단위다. 제품의 peak interface 수치를 애플리케이션의 sustained bandwidth, cache latency 또는 fabric hop 수로 바꾸어 계산하지 않는다. Intel의 36-stop은 대표 XCC 개념도이고, AMD의 EPYC core/channel 수는 제품군 상한이므로, 두 값을 나란히 놓고 fabric 효율을 산출할 수 없다.

4. 요청 유형별 병목

workload	Intel에서 먼저 확인할 것	AMD에서 먼저 확인할 것	공통 측정 지표
private-cache compute	local LLC/CHA와 mesh injection	local CCX/unified CCD L3	L2/L3 miss, loaded latency
shared read-mostly	home CHA, LLC slice와 mesh path	CCD locality, remote CCD와 IOD miss	local/remote ratio, p95/p99
write-sharing lock	snoop/invalidate와 home CHA	owner 이동, IF coherence traffic	acknowledgement, line migration
streaming memory	MC stop, mesh cut와 DDR service	IOD gateway, MC queue와 channel balance	delivered bandwidth, MC occupancy
CPU + DMA/I/O	PCIe/PCH stop과 mesh egress	IOD egress와 DMA interference	I/O utilization, tail latency
two-socket NUMA	UPI stop/link와 remote mesh	socket link, remote IOD와 NPS	remote ratio, link utilization

5. 지연·처리량 모델

제품 내부 cycle 수가 공개되지 않았거나 비교 제품의 구현이 다르면 다음 개념식을 사용해 측정 범위를 고정한다.

L_total = L_core_miss
        + L_local_cache_lookup
        + L_home_or_coherence
        + L_fabric_forward
        + L_remote_cache_or_memory_service
        + L_response
        + L_queue_retry

Intel에서는 L_fabric_forward를 mesh hop, router arbitration과 UPI 경계로 나눌 수 있다. AMD에서는 local CCD lookup, CCD-to-CCD 또는 CCD-to-IOD link, IOD queue와 socket link로 나눌 수 있다. 어느 쪽이든 fabric latency라는 하나의 값에 LLC lookup과 DRAM timing을 포함하면 원인 분석이 불가능해진다.

처리량은 공통으로 공유되는 cut의 최솟값으로 제한된다.

B_sustained <= min(endpoint injection,
                    fabric link and cut,
                    home/coherence service,
                    memory or I/O service)

Intel에서는 mesh central cut, CHA 또는 memory/I/O egress가 이 상한을 만들 수 있다. AMD에서는 여러 CCD가 공유하는 IF gateway, IOD, memory controller, response path 또는 socket link가 공통 cut이 될 수 있다. coherence control, request header, retry와 backpressure는 payload bandwidth와 따로 기록한다.

6. 비교 결론을 내릴 때의 함정

Mesh가 Ring보다 항상 빠르다고 쓰지 않는다. Mesh는 path diversity와 확장성을 제공하지만 router·buffer·cut 비용이 있다.
Infinity Fabric이 Mesh보다 빠르다고 쓰지 않는다. 두 이름은 동일한 추상화 층이 아니며 AMD 제품별 link와 topology가 다르다.
총 L3 용량을 locality 또는 latency와 동일시하지 않는다. AMD unified CCD와 remote CCD, Intel LLC slice와 remote CHA를 분리한다.
core 수와 memory channel 수를 sustained throughput으로 환산하지 않는다. home, link, MC queue와 workload read/write 비율이 빠져 있다.
단일 평균 latency만 비교하지 않는다. zero-load와 loaded latency, p50/p95/p99, hotspot과 remote ratio를 같이 본다.
같은 제조사 안에서도 client·server, 세대, SKU와 NUMA mode가 다르면 topology가 달라질 수 있다.

동작 원리

1단계: 코어가 요청을 만든다

두 아키텍처 모두 core의 private cache에서 miss, write 또는 synchronization 요청이 발생하면 주소, read/write 종류, ordering과 coherence attribute를 가진 transaction을 만든다. 요청이 실제 fabric에 주입되기 전까지의 core stall과 endpoint queue 시간을 link traversal과 분리해야 한다.

2단계: 첫 local cache와 home을 확인한다

Intel 요청은 local cache hierarchy를 거친 뒤 주소 mapping에 따라 LLC slice/CHA 또는 memory/I/O agent를 home으로 선택한다. AMD 요청은 local CCX 또는 unified CCD L3를 먼저 확인하고, 실패하거나 ownership이 필요하면 home, remote owner, 다른 CCD 또는 IOD를 선택한다.

Intel: core -> local cache -> LLC/CHA home -> mesh route
AMD:   core -> CCX/unified CCD -> home/owner select -> IF route

3단계: fabric이 request와 control traffic을 운반한다

Intel Mesh의 router 또는 Ring stop은 목적지, traffic class와 사용 가능한 경로를 바탕으로 다음 전송을 중재한다. AMD의 IF/Data Fabric 경로는 제품별 link와 gateway를 통해 CCD, IOD, socket endpoint 사이에서 request와 response를 운반한다. 양쪽 모두 data payload만 흐르는 것이 아니라 snoop, invalidate, acknowledgement, ordering과 retry traffic도 link와 buffer를 사용한다.

수신 buffer 또는 다음 service가 포화되면 credit, ready/backpressure 또는 구현별 flow-control 정책이 source injection을 늦춘다. 공개 자료에 없는 Intel의 virtual channel·buffer depth나 AMD의 exact queue·arbitration을 고정된 공통 사양으로 기록하지 않는다.

4단계: coherence 또는 memory service를 실행한다

home agent가 line의 state와 owner를 확인하면 필요한 경로가 갈린다.

local cache 또는 local LLC/L3에 data와 permission이 있으면 local response를 만든다.
remote cache가 최신 data를 가지면 snoop, data forwarding과 permission response를 조정한다.
write ownership이 필요하면 sharer invalidate와 acknowledgement를 처리한다.
cache hierarchy에 line이 없으면 memory controller와 DRAM service로 내려간다.
PCIe 또는 외부 device request라면 I/O agent와 ordering 경계에서 completion을 만든다.

Intel에서는 이 과정이 home CHA와 mesh-connected memory/I/O stop을 중심으로 설명된다. AMD에서는 같은 CCD의 local L3 hit, remote CCD owner forwarding, IOD memory service와 socket link를 별도 경로로 설명해야 한다.

5단계: 응답을 반환한다

data 또는 acknowledgement는 source로 돌아가 request ID와 ordering rule에 맞춰 transaction을 완료한다. Intel에서는 response가 다시 mesh 또는 ring을 지나고, AMD에서는 IF/Data Fabric 및 필요한 IOD·socket link를 거칠 수 있다. 응답 경로가 요청 경로와 같은 물리적 resource를 공유하는지, data와 control traffic이 같은 queue를 쓰는지는 제품별로 확인해야 한다.

6단계: 확장 시 공통 cut을 찾는다

코어 또는 agent 수가 늘어나면 먼저 다음을 확인한다.

Intel: mesh central cut, 특정 router/link, home CHA, memory/I/O egress와 UPI
AMD: CCD injection, IF gateway, IOD, memory controller, response cut과 socket link
공통: coherence traffic, queue occupancy, backpressure, retry, thermal/power state

7단계: 측정 조건을 통제한다

두 플랫폼의 비교 실험은 같은 ISA라는 사실만으로 충분하지 않다. 다음 조건을 기록한다.

core affinity, SMT와 frequency policy
local/remote memory placement와 NUMA mode
cache working set과 sharing pattern
read-mostly, write-sharing, streaming과 DMA workload
zero-load와 offered-load 조건
p50/p95/p99 latency, delivered throughput과 saturation point
BIOS determinism, firmware, microcode와 OS scheduler 조건

Intel PMU/uncore counter, AMD uProf, Linux perf, lscpu, numactl을 사용할 수 있지만, 일반적인 OS 도구가 내부 route, home hash와 모든 fabric queue를 직접 노출한다고 기대해서는 안 된다. 측정 결과가 공개 block diagram보다 구체적이면, 어느 SKU와 어느 실험 경계에서 얻은 값인지 함께 기록한다.

장단점

관점	Intel Ring/Mesh 계열의 강점	AMD CCD/IOD/Infinity Fabric 계열의 강점
on-die locality	Mesh는 여러 방향의 path와 distributed agent를 제공하고 Ring은 구조가 비교적 단순함	unified CCD와 local L3 group으로 같은 compute die의 locality를 활용함
확장	많은 core·LLC·memory·I/O stop을 한 die fabric에 배치 가능	작은 CCD를 반복 조합하고 I/O die를 분리해 core count와 SKU를 확장하기 쉬움
memory/I/O	Mesh 안에서 memory와 I/O stop을 분산할 수 있음	IOD에 memory controller·PCIe 기능을 모아 공정과 I/O 개발 경로를 분리함
제품 재사용	die configuration과 tile/stop 구성을 제품군에 맞출 여지	compute와 I/O chiplet을 재사용하고 standard/dense 변형을 조합하기 쉬움
주요 부담	Mesh의 router·buffer·배선, Ring의 diameter·segment 경쟁	package link, IOD fan-in, IF cut, coherence와 NUMA 경계
성능 위험	home CHA, central cut, MC egress와 UPI가 tail latency를 만들 수 있음	remote CCD, IOD queue, memory controller와 socket link가 tail latency를 만들 수 있음

선택과 검증 기준

비교 대상의 추상화 층을 먼저 적는다. Intel Mesh는 topology 사례이고 AMD Infinity Fabric은 interconnect family다.
코어 수보다 workload가 공유하는 cache, home agent, memory controller와 I/O egress를 먼저 찾는다.
Intel은 core-to-home CHA path와 mesh/UPI 경계를, AMD는 local CCD·remote CCD·IOD·socket 경계를 별도 측정한다.
작은 core cluster와 예측 가능한 local path가 중요하면 Ring 계열의 구조 비용을 검토한다.
agent 수와 global traffic이 많으면 Mesh의 path diversity와 bisection을 검토하되 central cut과 router queue를 함께 모델링한다.
코어 수와 공정 확장, die 재사용이 중요하면 CCD/IOD chiplet의 package link와 IOD common capacity를 검토한다.
cache-sensitive, frequency-sensitive, write-sharing, streaming workload를 분리하고 평균값 대신 tail latency와 saturation을 비교한다.
공개 자료에 없는 route algorithm, buffer depth, home hash, link width와 arbitration은 모델 또는 측정 가정으로 명시한다.

핵심 정리

Intel의 Ring/Mesh는 on-die topology와 mesh stop을, AMD의 CCX/CCD/IOD/Infinity Fabric은 cache locality·die 분할·계층형 interconnect를 설명하므로 두 이름을 1:1 부품으로 비교하면 안 된다.
Intel Mesh의 대표 병목은 home CHA, router/link, central cut, memory/I/O egress와 UPI이고, AMD chiplet fabric의 대표 병목은 remote CCD, IF gateway, IOD, memory controller와 socket link다.
Intel Skylake-SP의 6×6·36-stop과 AMD EPYC의 core/channel/lane 수는 각각 특정 공개 사례 또는 제품군 범위이며, 서로의 sustained bandwidth와 latency를 직접 산출하는 수치가 아니다.
두 플랫폼 모두 coherence agent, fabric traversal, queueing, memory service와 response를 분리해 측정해야 하며, cache sharing·NUMA placement·DMA 경쟁이 결과에 큰 영향을 준다.
최종 비교는 제조사 이름이나 peak link rate가 아니라 동일 workload에서의 locality, p95/p99, bisection 또는 common cut, delivered throughput과 전력·패키징 비용을 기준으로 해야 한다.