SPHBM 분석

개요

SPHBM은 Standard Package High Bandwidth Memory의 약자로, 실리콘 인터포저가 필요한 기존 HBM 패키징의 비용·면적 제약을 완화하면서 HBM급 대역폭을 제공하기 위한 JEDEC 메모리 규격입니다. 2026년 7월 공개된 JESD330-4의 SPHBM4는 HBM4와 같은 DRAM core stack을 재사용하되, 표준 organic substrate에 연결할 수 있는 새로운 interface base die를 사용합니다.

SPHBM4의 핵심 절충은 핀 수를 줄이고 각 핀의 전송 속도를 높이는 것입니다. HBM4의 2048개 data signal을 512개로 줄이고 4:1 serialization을 적용해 aggregate bandwidth를 유지합니다. 따라서 SPHBM은 광 신호를 사용하는 silicon photonics 메모리가 아니라, 전기적 고속 PHY와 넓은 DRAM 내부 구조를 조합한 HBM 패키징·인터페이스 변형입니다.

그림 1. 실리콘 기판 기반 HBM4와 organic substrate 기반 SPHBM4의 연결 구조 및 폭-속도 절충

핵심 개념

Standard Package의 의미

기존 HBM4는 2048-bit의 매우 넓은 외부 인터페이스 때문에 HBM stack과 host compute die를 미세 배선의 silicon interposer 또는 이에 준하는 고급 패키지 위에 배치하는 방식이 일반적입니다. 이 구조는 짧고 넓은 연결에 유리하지만, interposer 면적과 미세 bump·배선 공정이 패키지 비용과 생산 용량을 제한할 수 있습니다.

SPHBM4는 HBM4와 같은 DRAM layer를 유지하면서 가장 아래의 interface base die와 외부 PHY를 바꿉니다. 외부 연결 폭을 512-bit로 줄이면 bump pitch와 substrate routing에 더 많은 여유가 생기므로, 표준 organic package substrate에서 SoC와 메모리를 연결할 수 있습니다. 여기서 standard package는 메모리 자체가 일반 DIMM이 된다는 뜻이 아니라, HBM stack을 실리콘 interposer 없이 일반적인 유기 패키지 기판에 실장할 수 있다는 뜻입니다.

HBM4 DRAM stack 재사용

SPHBM4는 새로운 DRAM cell array를 정의하는 규격이 아닙니다. HBM4와 동일한 DRAM core layer를 사용하며, 4-Hi·8-Hi·12-Hi·16-Hi stack과 24 Gb·32 Gb die 조합을 지원하는 방향으로 규정됩니다. 따라서 16개의 32 Gb die를 사용하는 최대 64 GB/stack 용량 능력은 HBM4 계열과 같은 범위입니다.

다만 interface base die가 달라지므로 host와의 전기적 동작은 같지 않습니다. SPHBM4 base die는 넓은 내부 HBM channel을 좁은 외부 링크로 변환하며, serialization/deserialization, lane training, equalization, error handling 같은 고속 링크 기능을 담당합니다. 이 회로는 HBM4의 단순한 wide-parallel I/O보다 설계 복잡도와 잠재적 latency를 높일 수 있습니다.

512-bit 인터페이스와 4:1 serialization

HBM4의 외부 데이터 인터페이스는 32개 channel과 channel당 64-bit로 총 2048-bit입니다. SPHBM4는 이를 32개의 독립적인 16-bit channel로 재구성하고, 네 개 channel을 하나의 quad-channel 그룹으로 묶습니다.

• 32개 channel × 16-bit = 512-bit 외부 data interface
• 4개 16-bit channel이 하나의 quad-channel을 구성하므로 총 8개 quad-channel
• 각 16-bit channel은 대응하는 HBM4 64-bit channel보다 네 배 빠른 전송 속도로 동작
• 공개된 속도 범위는 22.4~46.0 GT/s이며, 최종 속도 bin에 따라 대역폭이 달라짐

직렬화는 DRAM array의 row activation, precharge, refresh 속도를 네 배로 만드는 기술이 아닙니다. 메모리 core의 데이터를 더 좁은 외부 PHY에서 고속으로 전송하는 방식이며, base die의 변환·training·신호 보정 경로가 추가됩니다.

SPHBM과 Silicon Photonics의 구분

SPHBM의 SP는 Standard Package를 뜻합니다. optical modulator, laser, photodetector 또는 optical fiber를 메모리 인터페이스에 사용하는 silicon photonics 구조와는 다른 개념입니다. 광 인터커넥트가 아니라 전기적 differential I/O와 고속 SerDes-like PHY를 사용하므로, 광학 소자·광 결합 손실·광원 전력은 SPHBM4의 필수 구성 요소가 아닙니다.

Organic substrate가 바꾸는 패키지 설계

실리콘 interposer 기반 HBM은 메모리와 compute die를 매우 가까이 배치하는 대신, die edge에서 사용할 수 있는 연결 폭과 interposer 면적이 병목이 됩니다. SPHBM4는 외부 연결 폭과 bump pitch 요구를 완화해 더 긴 package routing을 허용하고, 한 die edge 주변에 더 많은 memory stack을 배치할 여지를 만듭니다.

이것은 단일 stack의 대역폭이 자동으로 증가한다는 뜻은 아닙니다. SPHBM4의 목표는 HBM4와 같은 aggregate throughput을 더 유연한 패키지에서 제공하는 것이며, 시스템 전체 대역폭은 stack 수, controller 수, substrate trace 품질, signal integrity, 전력·열 예산에 의해 결정됩니다.

비교/분석

대역폭 표의 값은 data width × transfer rate ÷ 8로 계산한 이론적 단일 stack 수치입니다. Protocol overhead, training, ECC/FEC, controller 효율, read/write 방향과 실제 speed bin을 반영한 유효 대역폭은 이보다 낮을 수 있습니다.

동작 원리

데이터 경로

1. Host SoC 또는 accelerator의 memory controller가 특정 SPHBM channel과 address를 선택합니다.
2. SPHBM4의 외부 PHY가 512-bit 분산 인터페이스에서 command/address와 write data를 수신합니다.
3. Interface base die가 각 16-bit channel의 serial data를 내부 HBM4 계열 channel 경로로 재배열합니다.
4. HBM DRAM stack 내부에서는 기존 HBM 방식처럼 logic/base die가 pseudo channel, bank, row, column 동작을 조정합니다.
5. DRAM array에서 읽힌 데이터는 반대 방향으로 base die에 도착하고, 병렬 내부 데이터가 고속 외부 lane으로 serialize됩니다.
6. Host PHY는 lane training과 equalization 결과를 이용해 organic substrate를 통과한 신호를 복원하고 controller에 전달합니다.

SPHBM4는 32개 channel이 독립적으로 동작하도록 설계되므로 controller는 channel-level parallelism을 활용할 수 있습니다. Quad-channel은 네 channel을 하나의 전기적 그룹으로 묶는 인터페이스 단위이지, DRAM bank 네 개가 하나의 bank로 합쳐진다는 뜻은 아닙니다.

신호 무결성과 오류 처리

외부 링크 속도가 높아지면 단순히 data wire 수를 줄이는 것만으로 충분하지 않습니다. SPHBM4 PHY는 lane training, receiver equalization, timing alignment, signal integrity 검증을 필요로 합니다. 공개된 기술 설명에는 command/address 보호를 위한 FEC와 데이터 ECC·error reporting 신호도 언급됩니다.

고속 PHY는 organic substrate의 유전 손실, trace 길이, via discontinuity, crosstalk, package warpage에 민감합니다. 따라서 512-bit라서 배선이 쉬워진다는 말은 배선 개수와 pitch에 관한 것이며, 46 GT/s 동작의 아날로그·패키지 검증까지 쉬워진다는 뜻은 아닙니다.

용량과 stack 배치

SPHBM4가 HBM4 DRAM layer를 재사용하므로 한 stack의 용량은 DRAM die density와 height로 결정됩니다. SPHBM4의 차별점은 stack 내부 용량이 아니라 host와 stack 사이의 물리적 배치입니다.

• 긴 routing을 허용하면 compute die 주변에 더 많은 stack을 배치할 수 있습니다.
• stack 수가 증가하면 aggregate memory capacity와 aggregate bandwidth가 함께 증가할 수 있습니다.
• 반대로 trace가 길어지면 latency, loss, crosstalk, 전력 무결성, thermal spreading을 다시 검증해야 합니다.
• 따라서 더 많은 stack은 규격의 가능성이지 모든 package에서 보장되는 제품 결과가 아닙니다.

장단점

장점

• 실리콘 interposer 의존도를 낮추고 standard organic substrate를 사용할 수 있는 패키지 선택지를 제공합니다.
• 2048-bit에서 512-bit로 외부 data signal 수를 줄여 bump·substrate routing과 host die perimeter 부담을 완화합니다.
• HBM4 DRAM stack의 용량·대역폭 생태계를 재사용하면서 패키지 비용과 공급 용량의 절충점을 만들 수 있습니다.
• 더 긴 package routing을 이용해 compute die 주변에 더 많은 memory stack을 배치할 가능성이 있습니다.
• 32개 독립 channel과 quad-channel 조직을 통해 wide HBM의 병렬성을 일부 유지합니다.

단점과 위험

• 동일한 aggregate bandwidth를 위해 더 높은 pin rate가 필요하므로 PHY, training, equalization, FEC 설계가 복잡해집니다.
• serialization과 오류 처리 경로가 HBM4보다 추가적인 latency와 전력 소비를 만들 수 있습니다.
• 46 GT/s급 신호는 organic substrate trace, via, connector, package warpage의 영향을 크게 받으며 실측 검증이 필요합니다.
• silicon interposer를 제거해도 HBM DRAM, TSV, 고급 stack assembly, 복잡한 interface base die 비용은 남습니다.
• 긴 routing은 더 많은 stack을 가능하게 하지만 trace loss, crosstalk, 전원 무결성, 열 설계 문제를 확대할 수 있습니다.
• HBM4와 같은 DRAM core를 사용하므로 SPHBM4 자체가 DRAM 용량·cell density의 한계를 해결하지는 않습니다.
• 최고 속도와 유효 대역폭, latency, 전력은 구현 업체와 speed bin에 따라 달라지며 규격 이름만으로 보장되지 않습니다.

관련 기술

• HBM 내부 구조 - DRAM stack, TSV, logic die, pseudo channel과 기존 HBM 인터커넥트
• HBM 세대 비교 - HBM1부터 HBM4까지의 interface 폭과 대역폭 변화
• HBM3 Spec Summary - HBM 계열의 channel, ECC, refresh 및 패키지 관점
• DRAM 온도 관리 - 적층 DRAM의 열 센서·방열·신뢰성 이슈
• GPU 메모리 아키텍처 기초 - accelerator와 HBM/GDDR 패키지 선택
• 칩렛 GPU - GPU die, interposer, chiplet 기반 패키지 구성
• HBM4 Specification, JESD270-4
• SPHBM4 Specification, JESD330-4
• JEDEC SPHBM4 publication notice
• HBM4 and SPHBM4 packaging analysis
• SPHBM4 electrical and package details

핵심 정리

SPHBM4는 Silicon Photonics HBM이 아니라 Standard Package High Bandwidth Memory이며, HBM4 DRAM stack을 표준 organic substrate에 연결하기 위한 JEDEC JESD330-4 규격입니다. 2048-bit HBM4 인터페이스를 512-bit 외부 인터페이스와 4:1 serialization으로 바꾸어 핀 수와 package routing 부담을 줄이는 대신, 더 높은 전송 속도와 복잡한 PHY를 요구합니다. 이 구조는 단일 stack의 DRAM 용량을 늘리는 기술이 아니라, 더 많은 stack을 배치할 수 있는 package-level 선택지를 넓히는 기술입니다. 따라서 SPHBM4의 가치는 HBM4보다 항상 빠르다는 데 있지 않고, 대역폭·latency·전력·패키지 비용·stack 수 사이의 새로운 설계 공간을 제공하는 데 있습니다.