LPDDR6 사양 요약
LPDDR6 사양 요약 — JEDEC JESD209-6 핵심 분석
LPDDR6는 JEDEC JESD209-6으로 2025년 7월 공식 발표된 차세대 저전력 DRAM 표준입니다. 이전 세대인 LPDDR5/5X 대비 대역폭, 전력 효율, 신뢰성에서 크게 향상되었으며, 모바일뿐 아니라 엣지 AI, 클라이언트, 데이터센터까지 적용 범위를 확장했습니다.
LPDDR6는 단순히 속도를 올린 후속 규격이 아니라 접근 단위를 32B/64B로 세분화하고, x24 DQ 채널 안에 2개의 x12 sub-channel을 배치해 작은 요청의 병렬 처리 효율을 높인 세대입니다. 또한 DVFSL, PRAC, on-die ECC 같은 신뢰성·전력 관리 기능을 통합해 시스템 수준의 안정성과 효율을 동시에 추구합니다.
핵심 개념
아키텍처 변경사항
LPDDR6의 가장 큰 구조적 변화는 x24 단일 채널 도입입니다. LPDDR4/5의 dual 16비트 채널 구성에서 벗어나, 단일 24비트 채널을 2개의 x12 sub-channel로 나누는 구조를 채택했습니다.
- 단일 채널 x24: 기존 dual-channel 대비 핀 수를 줄이면서 대역폭은 유지
- 2 × x12 sub-channel: 각 sub-channel이 독립적으로 동작해 작은 요청의 병렬 처리 지원
- CA(Command/Address) 신호: sub-channel당 4개의 CA 신호로 볼 수를 줄이면서 명령 유연성 유지
- BL24 (32B access): 32바이트 단위의 접근으로 작은 데이터 이동 효율 향상
- 64B option: 대용량 데이터 전송 시 64바이트 옵션 지원
- Static/Dynamic Efficiency mode: 고용량 구성과 저대역폭 구간을 각각 다른 방식으로 최적화
전압 및 전력 관리
LPDDR6는 전력 효율을 극대화하기 위해 VDD2를 코어/디지털 레일로 분리하고, 동적 스케일링 및 종단 제어 기능을 강화했습니다.
| 전압 레일 | LPDDR6 | LPDDR5/5X | 설명 |
|---|---|---|---|
| VDD2C (core) | 1.0 / 1.025 V | 1.05 V | 메모리 코어 전압 |
| VDD2D (digital) | 0.875 / 0.9 V | — | 디지털 회로 전압 |
| VDDQ (I/O) | 0.5 V (default) | 0.5 V | I/O 전압 |
| VDDQ option | 0.3 V | — | 저전력 모드 시 추가 절감 |
| VDD1 (legacy) | 1.8 V | 1.8 V | 레거시 인터페이스/보조 전원 |
주요 전력 관리 기능:
- DVFSL (Dynamic Voltage Frequency Scaling for Low power): 저주파 동작 시 VDD2를 추가로 낮춰 전력 소비 절감
- Dynamic write NT-ODT: 쓰기 시 비대상 ODT를 동적으로 조절해 신호 무결성과 전력 효율 개선
- Dynamic Efficiency Mode: 단일 sub-channel 인터페이스로 저전력·저대역폭 사용 시 최적화
- Static Efficiency Mode: 고용량 구성에서 bank 자원을 더 효율적으로 활용
- Active Refresh: refresh 전력 소비를 줄이는 세밀한 refresh 제어
- Partial Self Refresh: 배열의 일부만 refresh해 전력 절감
속도 및 대역폭
LPDDR6는 세 가지 표준 속도 등급을 지원하며, 최대 14400 MT/s를 달성합니다. 이는 JEDEC LPDDR5X 8533 MT/s 기준으로 약 1.69배, 최근 공개된 10.7 Gbps급 LPDDR5X 제품 기준으로도 약 1.35배 높은 전송률입니다.
| 속도 등급 | 데이터 전송률 | 피크 대역폭 (x24) | 비교 |
|---|---|---|---|
| LPDDR6-9600 | 9600 MT/s | ~28.8 GB/s | LPDDR5X 8533 기준 약 1.12배 |
| LPDDR6-10667 | 10667 MT/s | ~32.0 GB/s | LPDDR5X 8533 기준 약 1.25배 |
| LPDDR6-14400 | 14400 MT/s | ~43.2 GB/s | LPDDR5X 8533 기준 약 1.69배 |
데이터 접근 방식:
- BL24: 24 beat burst로 32바이트 접근 (기본)
- 64B option: 확장 burst로 64바이트 접근 (옵션)
- On-the-fly burst length control: 동적으로 burst 길이 제어 가능
실제 시스템 관점에서는 LPDDR6의 이점이 단순한 최고 속도보다 더 넓습니다. 32B access granularity는 모바일 UI, ISP, NPU 추론처럼 작은 요청이 섞이는 워크로드에서 낭비되는 데이터 이동을 줄이고, 64B option은 대형 연속 전송에서 bus 효율을 유지하게 돕습니다.
신뢰성 및 보안
LPDDR6는 데이터 무결성과 시스템 안정성을 위해 여러 신뢰성 기능을 추가했습니다.
PRAC (Per Row Activation Counting):
- 각 row의 활성화 횟수를 추적해 데이터 무결성 보장
- Rowhammer 공격 방지 및 열화 모니터링
- LPDDR6의 핵심 신뢰성 기능
On-die ECC:
- 다이 내부에서 ECC를 수행해 읽기 오류 교정
- LPDDR5 계열 대비 새로 추가된 보호 계층
- 시스템 수준 ECC와 결합해 이중 보호
Carve-out Meta mode:
- 메모리의 특정 영역을 중요 작업에 할당
- 시스템 안정성 향상
- 실시간 애플리케이션에 적합
기타 신뢰성 기능:
- Programmable link protection: 연결 수준의 보호 체계
- CA parity: 명령/주소 패리티 검사
- Error scrubbing: 주기적 오류 스캔
- MBIST (Memory Built-In Self Test): 내장 자가 테스트
비교/분석
LPDDR 세대별 주요 사양 비교
| 항목 | LPDDR5/5X | LPDDR6 | 변화 |
|---|---|---|---|
| JEDEC 표준 | JESD209-5/5B | JESD209-6 | 신규 표준 |
| 채널 구성 | 2 × x16 | x24 (2 × x12 sub-ch.) | 단일 채널 + sub-channel |
| 최대 데이터 전송률 | 6400 / 8533 / 10700 MT/s* | 14400 MT/s | 표준/상용 제품 기준 상향 |
| 피크 대역폭 (단일 다이) | ~25.6 / ~34.1 / ~42.8 GB/s* | ~43.2 GB/s | 버스 폭 축소에도 상향 |
| 기본 접근 단위 | 16 beat (32B) | BL24 (32B) | 동일 |
| 옵션 접근 단위 | — | 64B | 신규 |
| VDD2 전압 | 1.05 V | 1.0 / 1.025 V | 5~10% 절감 |
| VDDQ 전압 | 0.5 V | 0.5 V (0.3V option) | 옵션 추가 |
| On-die ECC | — | ✓ | 신규 |
| PRAC | — | ✓ | 신규 |
| DVFSL | — | ✓ | 신규 |
| Dynamic write NT-ODT | 제한적 | ✓ | 쓰기 시 종단 제어 강화 |
| Carve-out Meta mode | — | ✓ | 신규 |
| sub-channel | — | 2 × x12 | 신규 |
* LPDDR5/5X는 2 × x16 (4 Byte), LPDDR6는 x24 (3 Byte) 기준 이론 대역폭입니다. LPDDR5는 JEDEC 6400 MT/s에서 출발했고, LPDDR5X는 JESD209-5B 및 상용 제품군에서 8533~10700 MT/s 범위까지 확장되었습니다.
HBM/GDDR와의 비교
| 항목 | LPDDR6 | GDDR6/6X | HBM3 |
|---|---|---|---|
| 주요 용도 | 모바일, 엣지 AI | GPU, 게임 | 데이터센터 AI |
| 핀당 전송률 | 14.4 Gbps | 21 Gbps (GDDR6X) | 6.4 Gbps |
| 대역폭/패키지 | ~43 GB/s | ~36 GB/s | ~819 GB/s |
| 전력 효율 | 매우 우수 | 보통 | 우수 |
| 용량 | 4~64 Gb | 2~16 Gb | 24~64 GB |
| 비용 | 저~중 | 중~고 | 매우 높음 |
동작 원리
LPDDR6의 동작은 크게 네 단계로 나눌 수 있습니다:
-
초기화 (Initialization)
- 전원 인가 후 mode register 설정
- CA 훈련 및 WCK/RDQS 캘리브레이션
- sub-channel 독립 초기화 -
데이터 접근 (Data Access)
- ACT 명령으로 row 활성화
- READ/WRITE 명령으로 column 접근- BL24 또는 64B burst로 데이터 전송
- sub-channel 독립 동작으로 작은 요청과 큰 요청을 병렬 처리
-
전력 관리 (Power Management)
- DVFSL로 동적 전압/주파수 조절
- Dynamic Efficiency Mode로 저전력 동작
- Static Efficiency Mode로 bank 활용도 최적화
- Dynamic write NT-ODT로 신호 품질과 소비 전력 균형 조절
- Active Refresh로 refresh 전력 절감
- Partial Self Refresh로 세밀한 전력 제어
-
신뢰성 관리 (Reliability Management)
- PRAC로 row 활성화 횟수 추적
- On-die ECC로 읽기 오류 교정
- Carve-out Meta mode로 중요 영역 보호
- CA parity로 명령 무결성 검증
장단점
장점:
- 높은 대역폭: 최대 43.2 GB/s로 AI 추론 등 고성능 워크로드 지원
- 향상된 전력 효율: DVFSL, 저전력 VDDQ 옵션으로 배터리 수명 연장
- 높은 신뢰성: PRAC, on-die ECC, Carve-out Meta mode로 데이터 보호
- 유연한 접근: 32B/64B 접근으로 다양한 워크로드 대응
- 적용 범위 확장: 모바일부터 엣지 AI, 클라이언트, 데이터센터까지 활용 가능
단점:
- 높은 복잡도: x24 sub-channel 구조로 설계·검증 부담 증가
- 레거시 호환성 제한: 이전 LPDDR 세대와의 하위 호환성 부족
- 비용: 초기 제품 가격이 높을 수 있음
- 생태계 구축 시간: 양산 및 시스템 통합에 시간 필요
관련 기술
- LPDDR Generation Comparison
- LPDDR 내부 구조
- HBM Generation Comparison
- GDDR Generation Comparison
- Memory Design Philosophy
- DRAM Refresh Comparison
- JEDEC JESD209-6 표준: https://www.jedec.org/standards-documents/docs/jesd209-6
- Samsung LPDDR6 발표 자료: https://semiconductor.samsung.com/dram/lpddr/
- SK hynix LPDDR6 발표 자료: https://product.skhynix.com/dram/lpddr
- Micron LPDDR6 발표 자료: https://www.micron.com/products/dram/lpddr6
- JEDEC LPDDR6 발표 보도자료: https://www.tmcnet.com/usubmit/2025/07/09/10221272.htm
핵심 정리
LPDDR6는 JEDEC JESD209-6으로 표준화된 차세대 저전력 DRAM으로, x24 단일 채널과 2개의 x12 sub-channel 구조를 통해 14400 MT/s, 43.2 GB/s의 대역폭을 달성합니다. DVFSL, PRAC, on-die ECC, Carve-out Meta mode 같은 신규 기능을 통해 전력 효율과 신뢰성을 동시에 향상시켰으며, 모바일뿐 아니라 엣지 AI, 클라이언트, 데이터센터까지 적용 범위를 확장했습니다. LPDDR6는 단순히 속도만 올린 것이 아니라 접근 단위를 세분화하고 신뢰성 기능을 강화해, 온디바이스 AI 시대에 맞는 메모리 아키텍처를 제시합니다.