🧠 DRAM 검증완료

LPDDR Generation Comparison

LPDDR Generation Comparison — LPDDR1 through LPDDR6

개요

LPDDR은 모바일과 저전력 시스템을 위한 DRAM 계열로, 같은 셀 구조를 쓰면서도 더 낮은 전압, 더 세밀한 전력 상태, 더 높은 핀당 전송률을 목표로 세대가 진화해 왔습니다. DDR 계열보다 배터리 효율과 패키지 제약이 중요하기 때문에, LPDDR은 I/O 전압과 신호 방식, prefetch, 채널 구조를 함께 바꾸는 방향으로 발전했습니다.

LPDDR5X는 LPDDR5의 전기적/속도 확장으로 10.7 Gbps급 제품과 전력 절감 사례가 공개되어 있고, LPDDR6는 JESD209-6에서 x24 단일 채널, 2개의 x12 sub-channel, 32B/64B access, DVFSL, PRAC, on-die ECC 같은 기능을 담아 모바일뿐 아니라 엣지 AI, 클라이언트, 데이터센터까지 범위를 넓혔습니다.

핵심 개념

전압과 전력 상태

LPDDR은 VDD, VDDQ, 그리고 세대에 따라 VDD2 같은 보조 전압 레일을 분리해 전력 효율을 높입니다. 세대가 바뀔수록 동작 전압은 낮아지고, self-refresh, partial self-refresh, DVFS, active refresh 같은 기능이 더 정교해집니다.

Prefetch와 burst

prefetch는 내부 배열에서 한 번에 끌어올린 데이터를 I/O로 몇 배수만큼 내보낼지 정합니다. LPDDR1의 2n에서 LPDDR6의 32B/64B access까지 이어지는 흐름은 내부 코어를 무리하게 가속하지 않고도 외부 대역폭을 키우는 방식입니다.

Sub-channel과 병렬성

LPDDR4는 dual-channel 구조를, LPDDR5는 2개의 x16 채널을, LPDDR6는 2개의 x12 sub-channel을 사용해 더 작은 단위의 병렬 처리를 지원합니다. 이 구조는 작은 요청이 섞이는 모바일과 AI 워크로드에서 효율을 높입니다.

신호 무결성과 신뢰성

속도가 올라갈수록 ODT, ZQ calibration, DBI, link ECC, on-die ECC, CA parity 같은 기능이 중요해집니다. LPDDR6는 여기에 PRAC, carve-out meta mode, programmable link protection까지 더해 오류 복원력과 시스템 안정성을 강화합니다.

적용 영역

LPDDR는 스마트폰, 태블릿, 초경량 노트북이 중심이지만, 최근에는 온디바이스 AI와 자동차, 클라이언트, 일부 데이터센터 메모리까지 영역이 확장되고 있습니다. 세대가 올라갈수록 속도만이 아니라 패키지 두께, 전력 소모, 열 특성이 함께 중요한 기준이 됩니다.

비교/분석

자료 기준: JEDEC JESD209 / 209-2 / 209-3 / 209-4 / 209-5(B) / 209-6(2025-07), 2025-07-09 JEDEC LPDDR6 발표 자료, Samsung LPDDR5X 제품 페이지, Micron LPDDR5X 제품 페이지. LPDDR4X와 LPDDR5X는 각각 같은 표준 안에서 전압 또는 속도 범위를 확장한 파생 버전입니다.

표 읽는 법: NEW는 해당 세대에서 처음 도입된 항목, —는 해당 없음, ‡는 LPDDR4X 확장 규격을 뜻합니다. LPDDR4X는 VDDQ를 0.6V로 낮추되 코어 전압 1.1V는 유지하며, 데이터 전송률은 같은 JESD209-4 범위 안에서 최대 4267 MT/s까지 확장됩니다. Peak BW는 버스 폭(Byte) x 핀당 데이터 전송률(MT/s) 기준의 이론 대역폭입니다.

Parameter	LPDDR1 (Mobile DDR)	LPDDR2	LPDDR3	LPDDR4 / LPDDR4X	LPDDR5 / LPDDR5X	LPDDR6
JEDEC Standard	JESD209 (2007)	JESD209-2	JESD209-3	JESD209-4 (2014)	JESD209-5 (2019) / 5B w/ LPDDR5X	JESD209-6 (Jul 2025)
ELECTRICAL	ELECTRICAL	ELECTRICAL	ELECTRICAL	ELECTRICAL	ELECTRICAL	ELECTRICAL
VDD (core)	1.8 V	1.2 V	1.2 V	1.1 V (LPDDR4) 0.6 V (LPDDR4X)	1.05 V (VDD2) 0.6 V (LPDDR5X)	NEW VDD2C: 1.0 / 1.025 V VDD2D: 0.875 / 0.9 V
VDDQ (I/O)	1.8 V	1.2 V	1.2 V	1.1 V / 0.6 V‡	0.5 V (low-swing mode)	NEW 0.5 V (default) 0.3 V (option)
VDD1 (legacy I/F)	—	—	—	—	—	1.8 V
INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY	INTERFACE & TOPOLOGY
I/O bus width	x16 / x32	x16 / x32	x32	2 × x16 (dual-channel)	2 × x16 (dual-channel)	NEW x24 (1-channel) 2 × x12 sub-ch.
Channels / die	1	1	1	NEW 2 (dual-channel)	2	1 (but 2 sub-channels)
Sub-channel	—	—	—	—	—	NEW 2 × x12-bit per channel
Data clock	CK (SDR cmd)	CK	CK	CK (DDR cmd)	NEW WCK (separate data clock)	WCK
Prefetch	2n	4n	8n	NEW 16n	16n / 32n	NEW BL24 (32-byte access)
Burst length	BL2, BL4, BL8	BL4, BL8, BL16	BL8	BL16	BL16, BL32	BL24 (64-byte opt.)
SPEED & DATA RATE	SPEED & DATA RATE	SPEED & DATA RATE	SPEED & DATA RATE	SPEED & DATA RATE	SPEED & DATA RATE	SPEED & DATA RATE
Data rate (MT/s)	200 / 266 / 333	400 / 533 / 800 / 1067	800 / 1066 / 1333 / 1600 / 2133	≤ 4266 (LPDDR4) ≤ 6400‡ (LPDDR4X)	≤ 6400 (LPDDR5) ≤ 8533 (LPDDR5X)	NEW 9600 / 10667 / 14400
Peak BW (single die)	~1.3 GB/s (x32 @ 333)	~4.3 GB/s (x32 @ 1067)	~8.5 GB/s (x32 @ 2133)	~17.1 GB/s (2×x16 @ 4266)	~25.6 GB/s (2×x16 @ 6400)	NEW ~43.2 GB/s (x24 @ 14400)
ARRAY ORGANIZATION	ARRAY ORGANIZATION	ARRAY ORGANIZATION	ARRAY ORGANIZATION	ARRAY ORGANIZATION	ARRAY ORGANIZATION	ARRAY ORGANIZATION
Banks / channel	4	4 / 8	8	8	8 or 16 (BG / 16B mode)	NEW 4 BG × 4 banks per sub-channel
Bank groups	—	—	—	—	NEW ✓ (BG mode)	✓
Die density	64Mb – 2Gb	1Gb – 8Gb	4Gb – 32Gb	2Gb – 32Gb	8Gb – 64Gb	NEW 4Gb – 64Gb
POWER MANAGEMENT	POWER MANAGEMENT	POWER MANAGEMENT	POWER MANAGEMENT	POWER MANAGEMENT	POWER MANAGEMENT	POWER MANAGEMENT
Self-refresh (temperature-aware)	—	—	✓	✓	✓	✓
Partial-array self-refresh (PASR)	—	✓	✓	✓	✓	✓
Power-down modes	✓	✓	✓	✓	✓	✓
DVFS (Dynamic Volt-Freq Scaling)	—	—	—	NEW ✓	✓	✓ (DVFSB, DVFSL, DVFSQ, DVFSH)
KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION	KEY FEATURES INTRODUCED PER GENERATION
ODT (on-die termination)	—	—	—	—	NEW ✓ (NT-ODT for 5X)	✓
ZQ calibration	—	—	—	NEW ✓	✓	✓
Data bus inversion (DBI)	—	—	—	NEW ✓	✓	✓
Link ECC / EDC	—	—	—	—	NEW ✓ (link ECC)	✓ (link ECC / EDC + selectable mode)
On-die ECC	—	—	—	—	—	NEW ✓ (LPDDR6)
Adaptive Refresh Mgmt.	—	—	—	—	NEW ✓ (LPDDR5X)	✓
Per-pin DFE (decision feedback eq.)	—	—	—	—	NEW ✓ (LPDDR5X)	✓
TX pre-emphasis	—	—	—	—	NEW ✓ (LPDDR5X)	✓
Background ZQ calibration	—	—	—	—	NEW ✓	✓

이 표에서 눈에 띄는 전환점은 세 번입니다. LPDDR4 계열은 dual-channel과 16n prefetch로 모바일 AP가 더 높은 해상도와 멀티태스킹을 감당할 수 있게 만들었고, LPDDR4X는 I/O 전압을 더 낮춰 같은 플랫폼에서 전력 효율을 끌어올렸습니다. LPDDR5 계열은 WCK, bank group, link ECC를 통해 고속 구간에서 신호 무결성과 실효 대역폭을 함께 개선했고, LPDDR5X는 10.7Gbps급 제품을 통해 온디바이스 AI와 초경량 PC까지 적용 범위를 넓혔습니다.

LPDDR6는 단순히 속도를 올린 후속 규격이 아니라 접근 단위를 더 잘게 나누고 보호 기능을 더 촘촘히 넣은 세대라는 점이 중요합니다. x24 단일 채널 안에 2개의 x12 sub-channel을 두고, 32B/64B access와 DVFSL, PRAC, on-die ECC를 결합해 작은 요청이 빈번한 AI 추론과 클라이언트 워크로드에서 전력과 지연 시간을 동시에 관리하려는 방향이 더 선명해졌습니다.

동작 원리

컨트롤러는 ACT로 row를 열고 READ/WRITE를 발행한 뒤, prefetch된 데이터를 I/O 버스로 순차 출력합니다. LPDDR4의 dual-channel과 LPDDR5/LPDDR6의 sub-channel 구조는 같은 die 안에서도 더 작은 요청을 병렬로 처리하게 해, 모바일 UI와 AI inference처럼 요청 크기가 자주 바뀌는 워크로드에 잘 맞습니다.

LPDDR6는 32B access와 on-the-fly burst length control을 통해 작은 데이터 이동을 더 유연하게 다룹니다. 또한 DVFSL, active refresh, PRAC, on-die ECC를 함께 사용해 전압과 주파수를 낮추는 동안에도 데이터 무결성과 응답성을 유지하려고 합니다.

패키지와 시스템 관점에서도 세대별 차이가 큽니다. LPDDR은 대부분 PoP나 패키지 온 보드 형태로 AP 가까이에 배치되므로, 전기적 거리 단축과 저전력에는 유리하지만 모듈 교체성은 희생됩니다. 그래서 세대가 올라갈수록 메모리 자체의 속도 향상뿐 아니라 패키지 두께, 발열 밀도, PMIC 협조 제어, 메모리 컨트롤러 training 복잡도까지 함께 설계해야 실제 제품 경쟁력이 나옵니다.

장단점

장점: 낮은 전압과 세밀한 전력 상태로 배터리 효율이 좋습니다.
장점: 세대가 올라갈수록 핀당 대역폭과 channel 효율이 높아집니다.
장점: LPDDR6는 신뢰성 기능과 access granularity가 더 세밀합니다.
단점: 전원 레일과 타이밍 설계가 복잡해지고 검증 부담이 커집니다.
단점: DDR 계열보다 모듈/보드 호환성이 더 제한적입니다.

핵심 정리

LPDDR 세대 비교의 핵심은 내부 셀을 바꾸는 것보다 외부 인터페이스를 얼마나 효율적으로 확장하느냐에 있습니다. LPDDR4는 dual-channel과 더 낮은 전압으로, LPDDR5는 WCK와 bank group으로, LPDDR6는 x24 sub-channel과 32B access로 같은 문제를 더 정교하게 풀었습니다. 세대가 올라갈수록 속도뿐 아니라 전력, 오류율, 패키지 두께, 시스템 복잡도의 균형이 더 중요해집니다. 이 문서는 LPDDR1부터 LPDDR6까지의 구조적 차이를 한 표와 함께 빠르게 대조할 수 있도록 정리한 기준점입니다.

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