1T1C DRAM Analysis

1T1C DRAM 구조 및 동작 원리 상세 분석

One-Transistor One-Capacitor DRAM Cell · Array · Read/Write · Sense Amplifier · Refresh

DRAM(Dynamic Random Access Memory)은 1개의 액세스 트랜지스터와 1개의 커패시터로 이루어진 1T1C 셀을 기본 단위로 합니다. 본 문서는 셀의 물리 구조부터 어레이 조직, 읽기/쓰기 동작, 센스 앰프의 역할, 그리고 Refresh의 원리까지 DRAM의 핵심 동작을 단계적으로 분석합니다.

개요

DRAM은 한 비트를 커패시터 전하로 저장하는 구조라 누설을 막기 위해 주기적 Refresh가 필요합니다. 1T1C 셀은 회로가 단순하고 밀도가 높지만, 읽기 과정에서 셀 전하가 BL과 공유되므로 센스 앰프와 Row Buffer를 통한 복원 과정이 필수입니다.

이 문서는 셀 구조, 어레이 조직, 읽기/쓰기, 센스 앰프, Refresh를 순서대로 따라가며 1T1C DRAM이 실제 메모리 시스템에서 어떻게 동작하는지 정리합니다.

핵심 개념

• Word Line (WL)과 Bit Line (BL)이 교차하는 지점에 셀이 놓이며, WL은 트랜지스터 게이트를 켜고 BL은 전하를 읽고 씁니다.

• Access Transistor는 WL이 활성화될 때만 셀과 BL을 연결하고, Storage Capacitor는 전하의 유무로 1비트를 저장합니다.

• Precharge는 BL과 /BL을 Vdd/2로 맞춰 두는 단계이며, Charge Sharing은 셀 전하가 BL의 큰 기생 용량과 나뉘며 미세한 전압차를 만드는 과정입니다.

• Sense Amplifier는 이 미세한 전압차를 Vdd 또는 0으로 증폭하고, 동시에 셀 값을 다시 기록해 파괴적 읽기를 복원합니다.

• Refresh는 누설로 사라지는 전하를 주기적으로 보충하는 동작이며, tRCD·tCAS·tRAS·tRP·tRC 같은 타이밍 제약과 함께 동작합니다.

1. 1T1C 셀 구조와 어레이 조직

DRAM의 최소 저장 단위인 1T1C 셀은 하나의 액세스 트랜지스터(Access Transistor)와 하나의 스토리지 커패시터(Storage Capacitor)로 구성됩니다. 커패시터에 전하가 충전되어 있으면 '1', 방전되어 있으면 '0'으로 해석합니다.

그림 1. 1T1C 셀 구조, 셀 어레이(WL×BL 교차), 그리고 DRAM 조직 계층

구성 요소

• Word Line (WL) — 행(Row)을 선택하는 제어선. 트랜지스터의 게이트에 연결되어 셀의 ON/OFF를 결정합니다.

• Bit Line (BL) — 열(Column) 방향의 데이터선. 트랜지스터를 통해 커패시터와 연결되어 전하를 읽고 씁니다.

• Access Transistor — WL이 활성화되면 커패시터와 BL 사이를 연결하는 스위치 역할을 합니다.

• Storage Capacitor — 전하 형태로 1비트를 저장합니다. 전하 충전=‘1’, 방전=‘0’.

셀들은 WL(행)과 BL(열)이 격자처럼 교차하는 각 지점에 배치되어 2차원 어레이를 이룹니다. 이 어레이가 모여 Bank를 이루고, Bank들이 Bank Group → Rank → DIMM으로 조직됩니다.

DRAM 조직 계층

DRAM 어레이는 셀 단위에서 시작해 Bank, Bank Group, Rank, DIMM으로 묶이며, 컨트롤러는 이 계층을 기준으로 행/열/채널 접근을 분리합니다.

1T1C(DRAM) vs 6T(SRAM) 비교

1T1C DRAM은 밀도와 비용에 강하고, 6T SRAM은 속도와 즉시성에 강합니다. 같은 비트라도 저장 방식이 달라 전력, 면적, 갱신 필요성이 완전히 달라집니다.

2. 읽기 동작 — ACT → Sense → Read → Precharge

DRAM 읽기는 4단계로 진행됩니다. 커패시터에 저장된 미세한 전하를 BL로 끌어내고, 센스 앰프로 증폭한 뒤, 원하는 열을 선택해 출력하고, 마지막에 프리차지로 복원합니다.

그림 2. 읽기 동작 4단계와 주요 타이밍 파라미터(tRCD·tCAS·tRAS·tRP)

4단계 동작

• ① ACTIVATE (ACT) — 행 주소로 WL을 활성화하면, 선택된 행의 모든 셀이 BL과 전하를 공유(charge sharing)하여 BL에 미세한 전압 변화가 생깁니다.

• ② SENSE — 센스 앰프가 이 미세 전압차를 Vdd 또는 0으로 증폭해 Row Buffer에 적재합니다. 이 과정에서 셀의 원래 전하가 소실됩니다(파괴적 읽기).

• ③ READ — 열 주소로 Row Buffer에서 원하는 열을 선택해 데이터를 출력합니다. 같은 행 내 다른 열은 추가 ACT 없이 빠르게 접근 가능합니다.

• ④ PRECHARGE (PRE) — BL을 Vdd/2로 복원하고, Row Buffer의 내용을 셀에 다시 기록(restore)하여 다음 ACT를 준비합니다.

주요 타이밍 파라미터

읽기 지연은 단일 숫자 하나로 결정되지 않고, 행을 여는 시간과 열을 선택하는 시간, 행을 닫고 다음 접근을 준비하는 시간이 합쳐져 결정됩니다. 메모리 컨트롤러는 이 파라미터를 지키면서 명령 스케줄링을 해야 하며, 같은 행을 다시 읽는 row hit와 다른 행으로 전환하는 row miss의 체감 지연 차이도 여기서 발생합니다.

3. 센스 앰프와 Charge Sharing

커패시터 하나에 저장된 전하는 극히 작아서, BL과 연결되는 순간 BL의 기생 용량과 전하를 나눠 갖게 되어(charge sharing) 전압 변화가 매우 미세합니다. 센스 앰프는 이 작은 차이를 안정적인 디지털 값으로 증폭하는 핵심 회로입니다.

그림 3. Charge Sharing에 의한 BL 전압 변화와 센스 앰프의 차동 증폭

동작 순서

• 1. 프리차지 단계에서 BL과 기준선(/BL)을 모두 Vdd/2로 맞춰 둡니다.
• 2. WL을 활성화하면 셀 전하가 BL과 공유되어, 저장값이 ‘1’이면 BL이 Vdd/2보다 약간 상승, ‘0’이면 약간 하강합니다.
• 3. 센스 앰프(차동 증폭기)가 BL과 /BL의 미세한 차이를 감지해 한쪽을 Vdd, 다른 쪽을 0으로 증폭합니다.
• 4. 증폭된 값을 셀에 자동으로 다시 기록(restore)합니다.

핵심: 파괴적 읽기 — 읽기 과정에서 셀의 전하가 소실되므로, 센스 앰프가 증폭한 값을 반드시 셀에 다시 써야 합니다. 또한 센스 앰프 행은 활성화된 행 전체를 담는 Row Buffer 역할을 하여, 같은 행을 연속 접근하면(row hit) 매우 빠르게 처리됩니다.

4. 쓰기 동작

쓰기는 읽기와 유사하게 ACT로 행을 활성화한 뒤, 센스 앰프(Row Buffer)에 새 데이터를 강제로 기록하고, 이 값이 커패시터로 전달되어 충전/방전됩니다. 프리차지 시 Row Buffer의 갱신된 값이 셀에 최종 반영됩니다. 읽기와 달리 BL을 외부에서 강하게 구동하여 원하는 값을 셀에 덮어씁니다.

쓰기 경로의 핵심은 셀 커패시터가 직접 강한 드라이버를 갖고 있지 않다는 점입니다. 실제로는 I/O 경로와 Write Driver가 BL과 /BL에 목표 전압을 먼저 만들고, WL이 열린 동안 그 전압이 셀 커패시터에 전달됩니다. 그래서 DRAM 쓰기 역시 센스 앰프, 프리차지 상태, 행 활성화 타이밍과 밀접하게 연결됩니다.

쓰기 동작 순서

• 1. PRE 상태에서 BL과 /BL을 Vdd/2 근처로 맞춘 뒤 대상 행에 ACT를 발행합니다.
• 2. Write Driver가 BL과 /BL에 서로 반대되는 전압을 강하게 인가해 Row Buffer 값을 목표 데이터로 덮어씁니다.
• 3. 열린 WL을 통해 선택 셀 커패시터가 충전 또는 방전되며 새 값이 저장됩니다.
• 4. 충분한 복원 시간이 지난 뒤 PRE로 행을 닫아 다음 접근을 준비합니다.

5. Refresh — 누설 전하 보충

커패시터는 시간이 지나면 누설 전류로 전하를 잃습니다. 일정 시간이 지나면 ‘1’과 ‘0’을 구분할 수 없게 되므로, 데이터가 사라지기 전에 주기적으로 모든 셀을 읽고 다시 쓰는 Refresh가 필수입니다. 이 ‘동적(Dynamic)’ 특성이 DRAM이라는 이름의 유래입니다.

그림 4. 커패시터 전하 누설과 Refresh 메커니즘

Refresh 핵심 사항

• 표준 데이터 보존 시간(retention)은 약 64 ms이며, 그 안에 모든 행을 한 번씩 갱신해야 합니다.

• 표준 갱신 간격 tREFI는 약 7.8 µs (정상 온도 기준)이며, 고온(>85°C)에서는 누설이 빨라져 3.9 µs로 단축됩니다.

• Refresh 중에는 해당 뱅크에 접근할 수 없어 성능·전력 오버헤드가 발생하며, 메모리 밀도가 높아질수록 심해집니다.

• 방식에는 Auto Refresh(컨트롤러 주도), Self Refresh(슬립 시 DRAM 자체 갱신) 등이 있습니다.

• 고밀도 DRAM에서는 weak cell과 온도 의존 누설 때문에 refresh 관리가 더 까다로워지며, 이를 줄이기 위한 Fine Granularity Refresh, per-bank refresh, 온도 연동 refresh 제어가 함께 쓰입니다.

장단점

• 장점: 1T1C 구조는 셀 면적이 작아 고밀도와 낮은 비용을 달성하기 쉽고, 대용량 메인 메모리에 적합합니다.

• 장점: 행이 열린 동안에는 Row Buffer에 접근하므로 같은 행을 연속 접근할 때 성능이 크게 좋아집니다.

• 단점: 저장 전하가 누설되므로 Refresh가 필수이고, 읽기 과정이 파괴적이라 센스 앰프의 복원 동작이 반드시 따라야 합니다.

• 단점: 행 활성화, 프리차지, 갱신 타이밍을 만족해야 해서 컨트롤러와 PHY 설계가 복잡해집니다.

관련 기술

• DRAM Refresh Comparison
• DRAM 8F 6F 4F Structure
• DRAM Subarray x4 Read
• Memory Design Philosophy
• Dynamic random-access memory
• Synchronous dynamic random-access memory
• JEDEC JESD79 계열 DRAM 표준과 메모리 타이밍 문서

핵심 정리

1T1C DRAM은 셀 구조가 단순해 고밀도와 저비용에 유리하지만, 전하 누설 때문에 Refresh가 필수입니다. 읽기는 파괴적이므로 센스 앰프와 Row Buffer가 셀 값을 복원하는 역할을 맡습니다. 실제 성능은 셀 자체보다도 행 활성화, 프리차지, 갱신 타이밍을 얼마나 잘 다루느냐에 의해 좌우됩니다.