DRAM Subarray x4 Read

DRAM Subarray 구조와 x4 칩 읽기 동작 분석

Bank · Subarray · Mat · Hierarchical Word/Bit Line · x4 Read · Prefetch

앞서 1T1C 셀과 8F²/6F²/4F² 면적 구조를 다뤘다면, 실제 DRAM 칩은 이 셀들을 Bank → Subarray → Mat의 계층으로 조직하고, 계층적 워드라인·비트라인과 글로벌 I/O를 통해 데이터를 읽습니다. 본 문서는 x4 칩(데이터 폭 4비트)을 예시로, 라인들이 어떻게 배치되고 ACT~RD 명령에 따라 데이터가 어떻게 DQ까지 나오는지를 분석합니다.

x4 구조를 보면 외부 인터페이스는 4비트로 보이지만, 내부에서는 8n prefetch와 행 버퍼 재사용이 결합되어 훨씬 넓은 병렬 경로가 동작합니다. 이 차이를 이해하면 Subarray 분할, Mat 단위 분산 수집, Local I/O와 Global I/O의 역할이 한 흐름으로 연결됩니다.

1. DRAM 계층 구조와 x4 칩

DRAM은 단일 거대 어레이가 아니라, 셀을 작은 타일로 나눈 계층 구조입니다. 큰 단위부터 보면 Rank → Chip → Bank → Subarray → Mat → Cell 순입니다. 이렇게 나누는 이유는 워드라인·비트라인이 길어지면 저항·용량(RC)이 커져 속도가 급격히 떨어지기 때문입니다. 작은 타일로 쪼개면 각 라인이 짧아져 빠르고 전력 효율적으로 동작합니다.

그림 1. DRAM 계층 구조(Chip→Bank→Subarray→Mat→Cell)와 x4 칩 개념

x4 칩이란

• x4·x8·x16은 칩이 한 번에 주고받는 데이터 비트 수, 즉 DQ 핀 개수를 뜻합니다. x4는 DQ0~DQ3, 4비트 폭입니다.

• 64비트 데이터 버스(랭크)를 만들려면 x4 칩 16개, x8 칩 8개, 또는 x16 칩 4개를 묶습니다. ECC DIMM은 8비트를 더해 72비트가 되어 x4 기준 18개 칩을 씁니다.

• 칩의 데이터 폭과 무관하게 내부는 모두 Bank → Subarray → Mat → Cell 계층으로 구성됩니다. 폭은 마지막에 DQ로 몇 비트를 내보내느냐의 차이입니다.

2. Bank 내부 — Subarray와 Mat의 바둑판 배치

하나의 Bank는 수십~수백 개의 Subarray로 나뉘고, Subarray는 다시 여러 Mat(셀 타일, 예: 512×512 셀)로 구성됩니다. Mat들 사이사이에는 센스 앰프와 워드라인 드라이버가 끼어들어, 전체적으로 바둑판(checkerboard) 모양을 이룹니다.

그림 2. Bank 내부의 Mat·Sense Amp·SWD 바둑판 배치와 Row/Column Decoder

구성 요소

이 바둑판 구조 덕분에 한 번에 활성화되는 워드라인과 비트라인은 해당 Subarray 영역으로 국한되어 짧게 유지됩니다. 즉 Bank 전체가 아니라 필요한 타일만 깨워서 빠르고 저전력으로 동작합니다.

3. 라인 계층 — 워드라인·비트라인·I/O

DRAM의 라인은 단순한 가로·세로 선이 아니라, 긴 거리를 빠르게 전달하기 위한 계층 구조로 되어 있습니다. 특히 워드라인은 글로벌-로컬 2단으로 나뉘고, 데이터는 로컬 I/O에서 글로벌 I/O를 거쳐 DQ로 나갑니다.

그림 3. 계층적 워드라인(MWL+SWL)과 비트라인→센스앰프→CSL→LIO→GIO 경로

계층적 워드라인 (Hierarchical Word Line)

• Main Word Line (MWL) — 금속으로 만든 글로벌 워드라인으로, 저항이 낮아 여러 Subarray를 가로질러 길게 뻗습니다.

• Sub-Word-line Driver (SWD) — MWL 신호와 Subarray 선택 신호를 함께 디코딩하여, 해당 Subarray의 로컬 워드라인만 활성화합니다.

• Sub Word Line (SWL) — 폴리실리콘으로 만든 실제 셀 게이트 라인. 짧게 유지되어 RC 지연이 작습니다. 결국 전체 Bank 길이의 긴 폴리 라인을 구동하지 않고, 필요한 Subarray의 짧은 SWL만 구동합니다.

비트라인과 데이터 경로

• Bit Line (BL/​/BL) — 셀 전하를 센스 앰프로 전달하는 열 방향 선. Subarray 내부의 로컬 BL입니다.

• Bit Line Sense Amp (BLSA) — BL의 미세 전하를 증폭·래치합니다. 활성화된 행 전체를 담아 Row Buffer(행 버퍼) 역할을 합니다.

• Column Select Line (CSL) — 열 주소에 따라 어느 센스 앰프 출력을 데이터선에 연결할지 고르는 스위치입니다.

• Local I/O (LIO) → Global I/O (GIO) — 선택된 비트를 Subarray에서 끌어낸 뒤(LIO), Bank 전체를 가로질러 DQ 블록까지 운반합니다(GIO).

4. x4 칩 읽기 동작 전체 흐름

이제 실제 읽기가 어떻게 일어나는지 ACT 명령부터 DQ 출력까지 따라가 봅니다. 핵심은 '행 전체를 한 번 열어(ACT) Row Buffer에 올린 뒤, 그 안에서 열을 골라(RD) 빠르게 꺼내는' 2단계 구조입니다.

그림 4. ACT~RD 읽기 흐름과 x4 + 8n prefetch의 DQ 직렬화, 주소 디코딩

단계별 동작

• ① ACT (행 활성화) — Bank·Row 주소가 들어오면 Row Decoder가 해당 Subarray와 그 안의 SWL을 선택합니다.

• ② Charge Sharing — 선택된 SWL이 한 행의 모든 셀을 비트라인에 연결하면, 커패시터 전하가 BL과 공유되어 미세한 전압차가 생깁니다.

• ③ Sense & Latch — BLSA가 이 전압차를 증폭해 활성 행 전체를 Row Buffer에 적재합니다(페이지 open). 여기까지가 ACT의 결과입니다.

• ④ RD (열 접근) — Column 주소가 들어오면 CSL이 Row Buffer에서 원하는 열의 센스 앰프 출력을 선택합니다.

• ⑤ LIO → GIO — 선택된 비트가 Local I/O를 거쳐 Global I/O로, 그리고 DQ 블록으로 전달됩니다.

• ⑥ Prefetch 직렬화 — 내부에서 한 번에 꺼낸 여러 비트를 DQ 핀으로 직렬 전송합니다(아래 상술).

x4 + 8n Prefetch — 내부 병렬, 외부 직렬

DRAM 셀 어레이는 느리고 DQ 인터페이스는 빠르기 때문에, 그 속도 차이를 prefetch로 메웁니다. DDR4는 8n prefetch이므로, 한 번의 READ 명령에서 내부적으로 (데이터 폭 × 8)비트를 한꺼번에 꺼냅니다.

즉 내부 어레이에서는 32비트를 한꺼번에(병렬) 꺼내 두고, 빠른 DQ 인터페이스에서 4비트씩 8번(직렬)에 걸쳐 내보냅니다. 참고로 DDR5는 16n prefetch라서 x4 기준 한 READ에 64비트(4×16)를 내부 fetch합니다.

주소가 쪼개지는 방식

• 물리 주소는 [Bank Group | Bank | Row | Column]으로 분해됩니다.

• Row 주소는 Row Decoder가 받아 어느 Subarray의 어느 SWL인지 결정 → ACT로 그 행을 엽니다.

• Column 주소는 Column Decoder가 받아 CSL을 통해 Row Buffer에서 어느 열(비트)을 꺼낼지 선택 → RD로 데이터를 내보냅니다.

5. x4 8n 읽기에서 실제로 쓰이는 라인 (MWL·SWD·SWL·BL·BLB)

이제 x4 8n prefetch 읽기에서 어떤 라인이 몇 개씩 쓰이는지를 구체적으로 살펴봅니다. 결론부터 말하면, 한 번의 접근에서 매우 많은 비트라인을 동시에 사용합니다. 워드라인 쪽과 비트라인 쪽을 나눠서 보겠습니다.

워드라인 측 — ACT 시

ACT는 하나의 논리적 행을 엽니다. 그러나 그 행은 여러 Mat에 걸쳐 있으므로, MWL 1개로 시작해 여러 SWD·SWL 세그먼트가 함께 활성화됩니다.

그림 5. ACT 시 MWL 1개 → 여러 SWD → 여러 SWL 세그먼트의 활성화

비트라인 측 — 한 번에 여러 BL을 쓰는가?

그렇습니다. 그것도 두 단계에 걸쳐 대량으로 사용합니다.

그림 6. ACT 시 전체 BL/BLB 센싱 → RD 시 32개 BL쌍 선택 → DQ 직렬화

• ACT 직후 — 활성 행이 켜지면 그 행에 연결된 모든 셀이 각자의 비트라인으로 전하를 내보냅니다. 따라서 그 행의 모든 BL/BLB 쌍(수천 쌍)이 동시에 센싱되어 Row Buffer(센스 앰프 한 줄)에 래치됩니다. 여기서 BL과 BLB(/BL)는 차동 쌍으로, 셀은 한쪽에 연결되고 다른 쪽은 기준선 역할을 합니다.

• RD 시 (x4 8n) — Row Buffer의 수천 비트 중에서 CSL이 32개 센스 앰프(=32개 BL쌍)를 동시에 선택합니다. 이 32비트(4비트 × 8)를 병렬로 한꺼번에 읽는 것이 바로 8n prefetch입니다.

• DQ 출력 — 내부에서 병렬로 꺼낸 32비트를 LIO→GIO를 거쳐, DQ 4개 핀으로 8 beat에 걸쳐 직렬 전송합니다(BL8 = 32비트 burst). 즉 외부로는 4비트씩 나가지만, 내부에서는 32개 비트라인을 동시에 사용합니다.

정리 — x4 8n 한 번의 읽기에서 쓰이는 라인

요점 — ‘x4’는 외부 DQ 폭이 4비트라는 뜻일 뿐, 내부 동작은 결코 4비트 단위가 아닙니다. ACT는 행 전체의 비트라인(수천)을 동시에 깨우고, RD는 그중 32개 비트라인을 병렬로 골라 읽습니다. 비트라인 병렬성은 칩 폭(x4/x8/x16)이 아니라 prefetch 깊이(8n)와 행 크기에 의해 결정됩니다.

그 32비트는 한 Mat에서만 나오는가? — 아니오, 여러 Mat에서 분산 수집

8n(32비트)을 한 Mat 안의 인접한 32개 비트라인에서만 뽑는 것이 아닙니다. 실제로는 여러 Mat에 비트를 분산시켜 동시에 끌어모읍니다. 활성 행(SWL)이 이미 여러 Mat에 걸쳐 펼쳐져 있으므로, 한 행을 열면 Mat 0~3의 센스 앰프(Row Buffer 조각)가 모두 동시에 자기 부분을 들고 있습니다.

그림 7. 32비트를 여러 Mat에서 나눠 동시에 수집해 prefetch하는 모습

• 분산 수집 — 한 column 명령에서 각 Mat이 일부 비트씩 내놓아(예: 4 Mat × 8비트) 합쳐 32비트를 만듭니다. 이 비트들이 LIO→GIO에서 합류해 prefetch됩니다.

• 왜 분산하는가 — 한 Mat은 폭과 LIO 대역폭이 제한적이라, 32비트를 한 Mat에 몰면 그 Mat에만 부하가 집중되고 나머지는 놀게 됩니다. 여러 Mat에서 나눠 뽑으면 부하가 분산되고 짧은 로컬 경로를 병렬로 써 더 빠르고 전력 효율적입니다.

• DQ 핀 관점 — x4의 DQ0~DQ3가 각각 칩 내 서로 다른 I/O 영역(다른 Mat 그룹)에 묶이는 구성도 흔합니다. 한 DQ가 가져올 8비트(prefetch 깊이)도 그 영역 안 여러 Mat에 흩어져 있을 수 있습니다.

정리하면, 8n 데이터는 한 Mat에 갇혀 있지 않고 여러 Mat의 센스 앰프에 흩어진 것을 동시에 끌어모읍니다. 다만 ‘몇 개 Mat에서 몇 비트씩’인지는 제조사·세대·칩 폭에 따라 다른 마이크로아키텍처 설계 선택입니다.

구체적 매핑 예시

‘여러 Mat에서 분산 수집’이 실제로 어떻게 매핑되는지, 대표적인 두 가지 방식을 들어 봅니다. 둘 다 32비트를 여러 Mat에서 병렬로 모은다는 점은 같고, 어떤 비트를 어느 Mat·DQ·beat에 대응시키느냐가 다릅니다.

예시 1 — 8개 Mat가 burst beat별로 분담

Selected subarray 안에 MAT0~MAT7이 있고 ACT로 각 Mat에서 같은 local row(row r)가 열렸다고 합시다. READ column이 들어오면 각 Mat에서 4비트씩 뽑아, 한 Mat의 4비트가 한 beat의 DQ0~DQ3가 되도록 매핑합니다.

그림 8. 8개 Mat가 각 beat를 하나씩 담당하는 매핑 (Mat = beat)

• 각 Mat에서 4비트씩 동시에 뽑음 → 8 Mat × 4 bit = 32 bit가 prefetch buffer에 모임.

• prefetch buffer 정렬: Beat0 = MAT0의 4비트(DQ0~DQ3), Beat1 = MAT1의 4비트, …, Beat7 = MAT7의 4비트.

• 외부 출력: beat0에 MAT0의 4비트, beat1에 MAT1의 4비트… 순으로 직렬 전송. 즉 Mat 하나가 beat 하나를 담당합니다.

예시 2 — 4개 DQ slice별로 Mat group 분담

다른 방식으로는 DQ마다 담당 Mat group이 나뉠 수 있습니다. x4의 각 DQ는 8n prefetch 때문에 8비트가 필요하므로, DQ0~DQ3 각각에 8비트를 공급하는 Mat group을 따로 두는 구성입니다.

그림 9. DQ lane 기준으로 Mat group이 나뉘는 매핑 (Mat group = DQ slice)

• MAT group 0 → DQ0용 8비트(b00~b07), group 1 → DQ1용 8비트, … 처럼 DQ lane마다 담당 Mat group이 다릅니다.

• 한 DQ의 8비트(b{d}0~b{d}7)는 그 group 안의 여러 Mat에 흩어져 있을 수 있습니다.

• 외부 출력은 beat마다 4개 DQ에서 1비트씩 섞여 나갑니다: beat0 = b00 b10 b20 b30, beat1 = b01 b11 b21 b31, …, beat7 = b07 b17 b27 b37.

두 예시의 공통점 — 어느 방식이든 32비트는 한 Mat이 아니라 여러 Mat에서 병렬로 읽혀 prefetch buffer에 모인 뒤 직렬 출력됩니다. 차이는 ‘Mat → beat’로 묶느냐(예시 1), ‘Mat group → DQ lane’으로 묶느냐(예시 2)의 매핑 방식일 뿐이며, 실제 칩은 이런 매핑을 제조사·세대별로 다양하게 조합합니다.

6. 종합 — 왜 이렇게 복잡하게 만드는가

한 줄로 요약하면, DRAM은 '느리고 거대한 셀 바다'를 작은 타일로 쪼개고 라인을 계층화해, 필요한 부분만 짧고 빠르게 깨우도록 설계됩니다.

• Subarray/Mat 분할 — 워드라인·비트라인을 짧게 유지해 RC 지연과 전력을 줄입니다.

• 계층적 워드라인(MWL+SWL) — 긴 글로벌 선은 저저항 금속으로, 실제 셀 게이트는 짧은 로컬 폴리로 분리합니다.

• Row Buffer + 열 접근 — 한 번 연 행은 캐시처럼 재사용(row hit)해 같은 행 내 접근을 빠르게 합니다.

• Prefetch — 느린 어레이와 빠른 DQ의 속도 차이를 내부 병렬·외부 직렬로 메웁니다.

핵심 정리 — x4 칩은 한 번의 ACT로 어느 Subarray의 한 행을 통째로 Row Buffer에 올리고, 이후 RD로 그 안에서 열을 골라 CSL→LIO→GIO를 거쳐 DQ로 보냅니다. 데이터 폭이 4비트라도 8n prefetch로 내부에서는 32비트를 병렬로 꺼낸 뒤 DQ 4개에 8 beat으로 직렬 전송하는 것이 x4 읽기의 핵심입니다. 이때 그 32비트는 한 Mat이 아니라 여러 Mat의 센스 앰프에서 분산 수집되어, 부하를 나누고 병렬성을 높입니다.

7. 장단점

• 장점: Subarray와 Mat로 쪼개면 워드라인·비트라인이 짧아져 RC 지연과 동적 전력을 줄이기 쉽습니다.
• 장점: ACT로 열린 Row Buffer를 재사용하면 같은 행의 다른 열을 빠르게 읽을 수 있어 row hit 성능이 좋습니다.
• 장점: 8n prefetch는 느린 어레이와 빠른 DQ 사이의 속도 차이를 완화합니다.
• 단점: 계층적 워드라인, CSL, LIO, GIO가 얽혀 칩 내부 매핑과 컨트롤러 설계가 복잡합니다.
• 단점: row miss가 잦으면 ACT와 precharge 비용이 커져 실제 지연과 전력이 늘어납니다.

8. 관련 기술

• 1T1C DRAM Analysis
• DRAM Refresh Comparison
• DRAM 8F 6F 4F Structure
• Memory Design Philosophy
• DDR Generation Comparison
• JEDEC JESD79-4 DDR4 SDRAM, JEDEC JESD79-5 DDR5 SDRAM
• Dynamic random-access memory, synchronous DRAM, memory refresh

9. 핵심 정리

x4 DRAM의 핵심은 외부 DQ 폭이 아니라 내부 병렬성과 행 버퍼 재사용입니다. ACT는 Subarray의 한 행을 열고, RD는 그 안에서 필요한 열을 골라 8n prefetch로 32비트를 내부에서 모읍니다. 그 32비트는 여러 Mat에 분산된 센스 앰프에서 수집되어 4개 DQ로 직렬 전송됩니다. 결국 성능은 칩 폭보다도 계층적 배치와 로컬 경로를 얼마나 짧게 유지하느냐에 달려 있습니다.