DRAM 8F 6F 4F Structure

DRAM 셀 면적 구조 — 8F² / 6F² / 4F² 상세 분석

Feature Size · Folded/Open Bit Line · Buried Word Line · Vertical Channel Transistor

개요

DRAM 셀의 면적은 F² 단위로 표현됩니다. 여기서 F는 공정의 최소 선폭이며, 셀 면적을 nF²로 나타내면 공정 노드가 달라도 레이아웃의 집적 효율을 같은 기준으로 비교할 수 있습니다. 이 값은 단순한 도면상의 숫자가 아니라, 같은 웨이퍼 면적에서 몇 개의 비트를 저장할 수 있는지와 직결되는 비용 지표입니다.

8F²는 신호 여유와 공정 마진이 좋고, 6F²는 면적과 안정성의 균형이 좋습니다. 4F²는 수직 채널 트랜지스터와 더 촘촘한 BL/WL 배치를 전제로 하는 연구 단계의 구조로, 집적도는 높지만 센싱 마진과 공정 난도가 함께 올라갑니다. 본 문서는 DRAM 셀 면적의 세대별 진화인 8F²(구세대), 6F²(현재 주류), 4F²(차세대)를 비트라인 구조, 워드라인 기술, 트랜지스터 형태 관점에서 분석합니다.

면적 축소는 언제나 좋은 것처럼 보이지만, DRAM에서는 셀 커패시터 용량, 센스 앰프가 구분해야 하는 전압 차, 공정 균일성까지 동시에 관리해야 합니다. 그래서 8F²에서 6F²로의 전환은 buried word line과 사선 활성영역 같은 공정 혁신이 필요했고, 4F²는 open bit line, cross-point 배열, 수직 채널을 묶어 접근해야 하는 별도의 기술 문제로 남아 있습니다.

1. F(Feature Size)와 nF² 개념

F(Feature Size)는 공정에서 만들 수 있는 최소 선폭, 즉 가장 미세한 반복 패턴의 절반 간격(half-pitch)을 뜻합니다. DRAM 셀 하나가 차지하는 평면 면적을 이 F의 제곱(F²)으로 표현하면, 서로 다른 공정 세대라도 '레이아웃이 얼마나 효율적인가'를 동일 기준으로 비교할 수 있습니다.

그림 1. F의 정의와 8F²/6F²/4F² 셀 레이아웃 및 상대 면적 비교

같은 F(공정 노드)에서 셀 면적이 작을수록 동일 웨이퍼 면적에 더 많은 셀을 넣을 수 있어 고밀도·저비용을 달성합니다. 8F²에서 6F²로는 약 25%, 6F²에서 4F²로는 약 33% 면적이 줄어듭니다.

2. 비트라인 구조 — 셀 면적을 결정하는 핵심

DRAM 셀 면적이 8F²·6F²·4F²로 나뉘는 근본 원인은 비트라인(Bit Line) 구조에 있습니다. 센스 앰프가 데이터를 읽을 때 기준으로 삼는 두 비트라인(BL, /BL)을 어떻게 배치하느냐가 면적 한계와 신호 무결성을 동시에 좌우합니다. 아래에서 두 방식을 셀 배치·잡음·면적 관점에서 자세히 살펴봅니다.

Folded Bit Line — 8F² / 6F²

Folded 구조에서는 센스 앰프가 비교하는 두 비트라인(BL, /BL)이 같은 어레이 안에 나란히 놓입니다. 그리고 한 비트라인 쌍에서 셀은 교대(짝수/홀수 워드라인) 교차점에만 배치되어, 빈 교차점이 함께 존재합니다.

그림 2. Folded Bit Line의 셀 배치, 잡음 상쇄 원리, 면적 한계

• 셀 배치 — BL과 /BL이 같은 어레이에 나란히 있고, 셀은 교대 교차점에만 놓여 빈 교차점이 절반 생깁니다.

• 잡음 상쇄 — 두 선이 같은 환경에 있어 외부 잡음이 양쪽에 똑같이(공통으로) 실립니다. 센스 앰프는 BL과 /BL의 차이만 증폭하므로 공통 잡음이 상쇄되어, 셀 신호 차이만 깨끗하게 검출됩니다(우수한 신호 무결성·높은 SNR).

• 면적 한계 — 빈 교차점이 필요한 구조라 면적 손해가 있습니다. 활성영역을 사선 배치하는 기법으로 8F²에서 6F²까지 압축했지만, '빈 교차점 필요'라는 제약 때문에 모든 교차점이 셀인 4F²는 불가능합니다.

Open Bit Line / Cross-point — 4F²

Open 계열 구조에서는 센스 앰프가 양옆의 서로 다른(인접한) 두 어레이에서 BL과 /BL을 하나씩 가져옵니다. 한 어레이 안에서는 모든 워드라인·비트라인 교차점마다 셀을 둘 수 있어(cross-point) 빈 교차점이 사라집니다.

그림 3. Open Bit Line의 cross-point 배치, 잡음 과제, 4F² 추가 요건

• 셀 배치 — BL은 한쪽 어레이, /BL은 인접 어레이에서 가져옵니다. 각 어레이의 모든 교차점이 셀이 되어 진정한 최소 면적 2F×2F = 4F²를 달성합니다.

• 잡음 과제 — BL과 /BL이 서로 다른 어레이에 있어 두 선에 실리는 잡음이 상관되지 않습니다(위상·크기가 다름). 차동 증폭으로도 잡음이 완전히 상쇄되지 않아 SNR이 떨어지므로, 정교한 센싱·기준전압 설계가 필요합니다.

• 추가 요건 — 4F²는 평면 트랜지스터로 2F×2F 안에 들어가지 않아 수직 채널 트랜지스터(VCAT)가 필수입니다. 실제 4F² 연구는 VCAT/VPT와 buried bit line, 저저항 금속 BL 형성을 함께 다룹니다. 결국 잡음(SNR)·수직 공정·커패시터 용량이 상용화의 핵심 기술 장벽입니다.

Folded vs Open 핵심 대비

Folded BL은 비트라인 쌍을 같은 환경에 두어 센스 앰프가 공통 잡음을 쉽게 제거하도록 설계한 구조입니다. 이 때문에 셀 신호가 작아도 읽기 안정성이 높고, 대규모 어레이에서 수율을 확보하기 쉽습니다. 반면 교대 배치와 빈 교차점이 필요해 면적을 극단적으로 줄이기 어렵습니다.

Open BL / cross-point는 모든 교차점을 셀로 채워 4F²에 접근할 수 있지만, BL과 /BL이 서로 다른 어레이에서 오므로 잡음 환경이 달라집니다. 따라서 4F²는 단순히 배치를 촘촘히 하는 문제가 아니라, 센싱 기준과 레이아웃, 수직 소자 구조를 동시에 바꾸는 세대 전환으로 봐야 합니다.

3. 8F² — 구세대 구조

8F²는 셀 하나가 4F × 2F를 차지하는 가장 큰 셀 구조로, 초기 DRAM 세대에서 사용되었습니다. Folded Bit Line을 채택해 신호 무결성이 뛰어나지만, 빈 교차점이 많아 면적 효율이 낮습니다. 활성영역(active area)이 비트라인과 나란히 배치되는 단순한 구조입니다.

동작 관점에서 보면 8F²는 셀 하나가 차지하는 여유 공간이 커서 워드라인, 비트라인, 커패시터 사이 간섭을 상대적으로 완화하기 쉽습니다. 그 대신 동일한 다이 면적에 넣을 수 있는 셀 수가 적어 원가 경쟁력이 떨어지고, 고집적 세대로 갈수록 더 작은 셀 구조로의 전환 압력이 커졌습니다.

4. 6F² — 현재 주류 구조

6F²는 셀 하나가 3F × 2F를 차지하며, DDR3부터 DDR5까지 오랜 기간 표준으로 자리잡은 셀 구조입니다. 8F² 대비 25% 작으면서도 Folded Bit Line의 신호 안정성을 유지하는 것이 핵심입니다.

그림 4. 6F²의 Buried Word Line 단면과 사선 활성영역 평면도

6F²를 가능하게 한 두 기술

• Buried Word Line(BWL, 매립 게이트) — 워드라인 게이트를 기판의 트렌치 안에 묻어, 평면 면적을 줄이는 동시에 게이트 누설과 셀 간 간섭을 억제합니다. 6F² 실현의 핵심 기술입니다.

• 사선 활성영역(Angled Active Area) — 활성영역을 비트라인에 대해 비스듬히 배치하여, Folded Bit Line의 신호 안정성을 유지하면서도 셀을 6F²로 압축합니다.

이 두 기술 덕분에 6F²는 면적 효율과 신호 무결성을 동시에 잡아, 오랫동안 상용 DRAM의 표준 셀 구조로 쓰이고 있습니다.

5. 4F² — 차세대 구조 (이론적 최소)

4F²는 셀 하나가 2F × 2F를 차지하는, 단일 셀 cross-point 레이아웃의 이론적 최소 면적입니다. 모든 워드라인·비트라인 교차점마다 셀을 배치하는 구조로, 평면 트랜지스터로는 구현이 불가능하여 수직 채널 트랜지스터(VCAT, Vertical Channel Array Transistor)가 필요합니다.

그림 5. 4F² 수직 채널 트랜지스터(VCAT) 구조와 실현 과제

수직 채널 트랜지스터 (VCAT)

기존 평면 트랜지스터는 채널이 가로로 누워 평면 면적을 차지합니다. VCAT은 채널을 세로로 세우고, 워드라인 게이트가 그 기둥을 감싸는(surround gate) 구조입니다. 커패시터-수직채널-비트라인을 위아래로 쌓으면 평면 면적이 2F×2F로 줄어 4F²를 달성합니다.

4F² 실현의 과제

4F²의 읽기 동작에서는 셀 전하가 비트라인 전압을 아주 미세하게만 흔들기 때문에, Open BL 환경에서 기준선이 흔들리면 센스 앰프 오판 가능성이 커집니다. 그래서 수직 채널 구조와 더불어 buried bit line 저항 저감, 접촉 저항 관리, 커패시터 용량 유지가 함께 맞물려야 합니다.

제조 측면에서도 어려움이 큽니다. 수직 채널의 직경과 높이, 게이트 둘레 두께, 절연막 균일성, 커패시터 형상까지 모두 셀 간 편차를 줄여야 하므로, 6F²에서 쓰던 평면 최적화와는 다른 종류의 공정 제어가 필요합니다. 이 때문에 4F²는 면적 이점이 분명해도 상용화 속도는 공정 성숙도에 크게 좌우됩니다.

6. 종합 비교와 스케일링 트렌드

스케일링 흐름 — DRAM 셀은 8F² → 6F²로 진화하며 Buried Word Line과 사선 활성영역으로 면적을 25% 줄였고, 다음 단계인 4F²는 교차점형 배열과 수직 트랜지스터로 추가 축소를 노립니다. 다만 4F²는 제조 난이도와 신호 무결성 문제로 본격 상용화에 기술적 장벽이 남아 있으며, 이를 우회하는 3D DRAM·수직 적층 같은 대안도 함께 연구되고 있습니다.

실제 산업 관점에서는 6F²가 가장 오래 살아남은 이유가 분명합니다. 8F²보다 충분히 작으면서도 Folded BL을 유지해 대규모 양산에서 필요한 SNR과 수율을 확보하기 쉽기 때문입니다. 반대로 4F²는 이론적 면적 효율은 가장 좋지만, 어레이 전체의 센싱 방식과 소자 구조를 함께 바꿔야 하므로 셀 하나의 면적 감소만으로는 설명되지 않는 시스템 수준의 비용이 존재합니다.

핵심 정리 — nF²는 DRAM 셀 레이아웃의 효율 지표이며, 그 값을 결정하는 두 축은 (1) 비트라인 구조(Folded는 6F²까지, Open/cross-point는 4F² 가능)와 (2) 트랜지스터 형태(평면 vs 수직)입니다. 면적을 줄일수록 밀도·원가에서 유리하지만, 신호 무결성과 제조 난이도라는 대가를 함께 치러야 합니다.

7. 장단점

• 8F²의 장점은 Folded BL로 신호 여유가 넓고 공정 구현이 비교적 단순하다는 점입니다. 단점은 같은 F에서 셀 면적이 가장 크다는 점입니다.

• 6F²의 장점은 Buried Word Line과 사선 활성영역으로 면적을 줄이면서도 Folded BL의 안정성을 유지한다는 점입니다. 단점은 4F² 대비 여전히 면적 한계가 남는다는 점입니다.

• 4F²의 장점은 가장 높은 집적도와 낮은 원가 잠재력입니다. 단점은 VCAT/VPT, buried bit line, 센싱 마진, 커패시터 용량 확보까지 함께 맞춰야 한다는 점입니다.

8. 관련 기술

• Memory Design Philosophy
• DRAM Subarray x4 Read
• DRAM Refresh Comparison
• 1T1C DRAM Analysis
• 6F2 buried wordline DRAM cell for 40nm and beyond
• Vertical Channel Transistor (VCT) as Access Transistor for Future 4F2 DRAM Architecture
• Uniform TiN-Capped Co Buried Bit Lines for 4F2 DRAM Vertical Channel Transistors
• 8F2, 6F2 and 4F2

9. 핵심 정리

8F², 6F², 4F²는 DRAM 셀 면적을 설명하는 대표적인 스케일링 기준입니다. Folded BL은 신호 무결성에 유리하고, 4F² 계열은 교차점형 배열과 수직 채널 트랜지스터로 면적을 더 줄입니다. 다만 면적 축소가 곧바로 상용화로 이어지지는 않으며, SNR, parasitic capacitance, 공정 복잡도가 함께 따라붙습니다.