PLL/DLL 클럭 생성

개요

PLL(Phase-Locked Loop)과 DLL(Delay-Locked Loop)은 전자 시스템에서 클럭 신호의 위상과 주파수를 정밀하게 제어하기 위한 피드백 제어 회로입니다. PLL은 출력 신호의 위상이 입력 기준 신호의 위상에 고정되도록 동기화하는 반면, DLL은 지연 라인을 사용하여 클럭 신호의 위상(지연)을 조절합니다. 이 두 기술은 현대 마이크로프로세서, 메모리 컨트롤러, 무선 통신, 고속 직렬 인터페이스 등에서 클럭 생성, 클럭 배포, 클럭 복구에 핵심적으로 활용됩니다.

PLL과 DLL은 반도체 칩 내부에서 기준 클럭(일반적으로 50-100MHz 크리스탈 발진기)을 수GHz대의 고속 클럭으로 증폭하거나, 클럭 트리 배포 시 발생하는 skew를 보정하거나, 고속 직렬 링크에서 데이터 스트림으로부터 클럭을 복구하는 데 사용됩니다. 최근 DDR5/DDR6 DRAM, PCIe Gen5/Gen6, CXL 등 고속 인터페이스 표준에서 PLL/DLL의 성능은 더욱 중요해지고 있습니다.

핵심 개념

PLL (Phase-Locked Loop)

• 위상 검출기(Phase Detector, PD): 기준 입력 신호와 피드백 신호 간의 위상 차이를 전압으로 변환합니다. 위상-주파수 검출기(PFD)는 위상 차이와 주파수 차이를 모두 감지하여 락인 범위를 넓힙니다.
• 차지 펌프(Charge Pump): PFD의 디지털 출력을 아날로그 전류 펄스로 변환합니다. 위상 오차에 비례하는 전류를 루프 필터로 전달합니다.
• 루프 필터(Loop Filter): 저역통과 필터로 차지 펌프 출력의 고주파 성분을 제거하고 VCO 제어 전압을 안정화합니다. 루프 대역폭과 안정성을 결정합니다.
• 전압 제어 발진기(VCO): 제어 전압에 비례하는 주파수를 출력하는 발진기입니다. Ring VCO는 면적이 작고 LC VCO는 위상 노이즈가 낮습니다.
• 주파수 분배기(Frequency Divider): 출력 주파수를 기준 주파수의 N배로 설정하기 위해 피드백 경로에 배치됩니다. 프로그래밍 가능 분배기를 사용하면 다양한 출력 주파수를 생성할 수 있습니다.

DLL (Delay-Locked Loop)

• 지연 라인(Delay Line): 여러 지연 게이트가 직렬로 연결된 체인으로, 입력 클럭에 가변 지연을 삽입합니다. 지연 단계 수는 짝수여야 듀티 사이클이 유지됩니다.
• 멀티플렉서(Multiplexer): 지연 라인의 각 단계 출력에서 선택하여 원하는 지연 양을 결정합니다.
• 제어 회로(Control Circuit): 출력 클럭과 입력 클럭의 위상 차이를 검출하고, 멀티플렉서 선택을 업데이트하여 락을 유지합니다.
• 적분기(Integrator): 오차 신호를 적분하여 제어 신호를 생성합니다. 오차를 영으로 만들면서도 제어 신호는 필요한 값으로 유지됩니다.

성능 지표

• 락 시간(Lock Time): 기준 클럭이 바뀌거나 전원이 인가된 뒤 루프가 안정 상태에 도달하는 데 걸리는 시간입니다. PLL은 VCO와 루프 필터가 함께 움직여야 해서 DLL보다 락 시간이 길어지는 경우가 많습니다.
• 지터와 위상 노이즈: PLL은 VCO 자체의 위상 노이즈와 reference spur 관리가 중요하고, DLL은 지연 셀 매칭과 전원 잡음에 따른 타이밍 변동이 더 중요합니다.
• 캡처 범위와 홀드 범위: PLL은 주파수 오차를 흡수하며 락을 찾아가는 범위가 중요하고, DLL은 목표 위상에 맞는 지연 범위를 확보하는 것이 핵심입니다.

비교/분석

PLL과 DLL은 모두 기준 클럭과 출력 클럭의 위상 차이를 줄이는 폐루프 제어 회로이지만, 제어하는 물리량이 다르기 때문에 설계 목표도 달라집니다. PLL은 발진 주파수 자체를 바꾸며 새로운 클럭을 만들어내는 데 적합하고, DLL은 이미 존재하는 클럭의 위상을 미세 조정해 정렬 정확도를 높이는 데 적합합니다.

실무에서는 "주파수를 만들어야 하는가"와 "위상만 정렬하면 되는가"가 가장 중요한 분기점입니다. CPU 코어 클럭, SerDes 송수신기, RF synthesizer처럼 기준보다 높은 주파수를 만들어야 하면 PLL이 필요하고, DDR PHY의 DQS 정렬이나 on-chip deskew처럼 동일 주파수에서 타이밍만 맞추면 DLL이 더 단순하고 전력 효율적입니다.

동작 원리

PLL 동작 원리

1. 위상 검출: 위상 검출기가 기준 입력(Fref)과 피드백(Fdiv) 신호의 상승 에지 간 시간 차이를 측정합니다. 위상 오차가 있으면 PFD는 UP/DOWN 신호를 생성합니다.

2. 차지 펌프 및 필터링: 차지 펌프는 UP/DOWN 신호에 따라 커패시터에 전하를 충전하거나 방출합니다. 루프 필터는 이 전하를 안정적인 제어 전압으로 변환합니다.

3. VCO 주파수 조절: 제어 전압이 VCO의 주파수를 변경합니다. 위상이 뒤처지면 주파수가 높아지고, 앞서면 주파수가 낮아집니다.

4. 피드백 루프: VCO 출력은 주파수 분배기를 거쳐 위상 검출기로 피드백됩니다. 이 음의 피드백 루프가 기준 주파수와의 위상 동기를 달성합니다.

5. 락 상태: 위상 오차가 수렴하면 PLL은 "락" 상태가 되며, 출력 주파수는 Fout = N × Fref가 됩니다.

DLL 동작 원리

1. 지연 삽입: 입력 클럭이 지연 라인을 통과하며 각 단계마다 시간 지연이 발생합니다.

2. 위상 비교: 마지막 출력 클럭과 입력 클럭의 위상 차이를 비교합니다.

3. 지연 조절: 위상 오차에 따라 멀티플렉서 선택을 변경하여 총 지연량을 조절합니다.

4. 락 달성: 지연이 정확히 클럭 주기(또는 그 배수)에 맞추어지면 DLL이 락됩니다. 이때 출력은 입력과 위상이 일치하지만 시간적으로 지연됩니다.

장단점

PLL 장단점

장점:
- 다양한 주파수 합성이 가능한 범용성
- 높은 주파수 배율 달성 가능 (수GHz까지)
- 위상 노이즈 최적화 기술 발전 (LC VCO, 이젝션 잠금 발진기)
- Fractional-N 기법으로 세밀한 주파수 해상도

단점:
- VCO 위상 노이즈에 취약
- 루프 대역폭과 안정성 트레이드오프
- 전력 소비가 상대적으로 높음 (특히 고속 VCO)
- 락 시간이 상대적으로 김

DLL 장단점

장점:
- 낮은 위상 노이즈 (VCO 부재)
- 빠른 락 시간
- 낮은 전력 소비
- 단순한 구조로 면적 효율적
- 듀티 사이클 교정 가능

단점:
- 주파수 합성 불가 (위상 조절만 가능)
- 지연 라인의 온도/전압 변동에 취약
- 넓은 지연 범위 확보 어려움
- 짝수 단계 필요로 인한 제약

관련 기술

• Ring VCO: 여러 인버터를 직렬 연결한 발진기입니다. 면적이 작고 집적이 쉬워 디지털 공정 친화적이지만 위상 노이즈는 상대적으로 불리합니다.
• LC VCO: 인덕터-커패시터 공진 회로 기반 발진기입니다. 낮은 위상 노이즈에 유리하지만 면적과 설계 복잡도가 큽니다.
• 이젝션 잠금 발진기(Injection-Locked Oscillator): 외부 신호로 발진기를 잠금. 위상 노이즈 개선
• CRPLL (Clock Recovery PLL): 고속 직렬 링크에서 데이터로부터 클럭 복구
• Digital PLL (DPLL): 수치 제어 발진기(NCO) 사용. 디지털 구현으로 프로세스 변동에 강건
• CDM (Clock Distribution Mesh): 칩 전체에 균일한 클럭 배포를 위한 메시 구조
• deskew Buffer: I/O 인터페이스에서 클럭 skew를 보정하는 DLL 기반 버퍼
• DDR DQS (Data Strobe): DDR 메모리에서 데이터와 동기화되는 위상 조절된 클럭 신호

대표 응용

• 클럭 생성: 마이크로프로세서와 SoC는 외부 25-100MHz 기준 클럭을 PLL로 받아 내부 수백 MHz~수 GHz 코어 클럭으로 합성합니다.
• 클럭 배포 및 skew 보정: DLL 기반 DCM은 칩 내부 클럭 트리의 지연 편차를 줄이고, DDR PHY에서는 DQS와 DQ 타이밍을 맞추는 데 사용됩니다.
• 클럭 복구(CDR): PCIe, SATA, USB, Ethernet SerDes는 PLL 또는 변형된 CDR 루프를 사용해 데이터 스트림의 에지에 샘플링 클럭을 맞춥니다.
• 스펙트럼 확산 클럭: PLL은 소폭 주파수 변조를 통해 EMI 피크를 낮추는 spread-spectrum clocking에도 쓰입니다.

관련 문서

• DDR Generation Comparison: DDR 세대별 속도 증가와 함께 PLL/DLL 요구사항이 어떻게 강화되는지 연결해서 볼 수 있습니다.
• Memory Controller: 메모리 컨트롤러의 타이밍 파라미터와 PHY 보정 루프를 이해하는 데 도움이 됩니다.
• PCIe Gen5/Gen6: 고속 직렬 링크에서 CDR과 jitter budget이 왜 중요한지 이어서 확인할 수 있습니다.

참고 문헌

• Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001.
• Floyd M. Gardner, Phaselock Techniques, 3rd Edition, Wiley-Interscience, 2005.
• Phase-locked loop, Wikipedia, https://en.wikipedia.org/wiki/Phase-locked_loop
• Delay-locked loop, Wikipedia, https://en.wikipedia.org/wiki/Delay-locked_loop

핵심 정리

PLL과 DLL은 현대 전자 시스템에서 클럭 관리의 핵심을 담당하는 피드백 제어 회로입니다. PLL은 VCO를 사용하여 기준 주파수를 원하는 배율로 증폭하는 주파수 합성에 적합하고, DLL은 지연 라인을 사용하여 클럭 위상을 미세하게 조절하는 데 탁월합니다. PLL은 마이크로프로세서의 고속 클럭 생성, 무선 통신의 주파수 합성, CDR 등에 활용되며, DLL은 DDR DRAM의 데이터 스트로브 동기화, 칩 내부 클럭 skew 보정, 고속 직렬 링크의 deskewing에 주로 사용됩니다. 두 기술 모두 높은 주파수 동작, 낮은 위상 노이즈, 낮은 전력 소비 방향으로 지속 발전하고 있으며, DDR5/DDR6, PCIe Gen5/Gen6, CXL 등 차세대 고속 인터페이스 표준에서 더욱 중요해지고 있습니다.