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SRAM 리텍션 수율

SRAM Retention Yield와 약한 셀 판정

SRAM 리텍션 수율은 정해진 전압, 온도, 대기 시간에서 데이터를 끝까지 유지한 셀의 비율을 뜻합니다. 같은 6T SRAM이라도 공정 편차, 누설 경로, 약한 PMOS, 비트라인 커플링에 따라 일부 셀만 먼저 무너질 수 있으므로, 이 비율은 블록 전체의 신뢰성을 보는 핵심 지표가 됩니다.

리텍션 문제는 단순히 오래 저장되느냐의 문제가 아니라, 어느 조건에서 어떤 비트가 먼저 무너지는지까지 포함합니다. 그래서 양산에서는 retention time, DRV(Data Retention Voltage), 온도 마진을 함께 보며, 약한 셀을 찾아내고 ECC 여유와 테스트 조건을 같이 맞춥니다.

1. 핵심 개념

리텍션 수율

리텍션 수율은 보통 pass cell / total cell로 계산합니다. 셀 하나만 보면 정적인 래치처럼 보이지만, 큰 SRAM array에서는 수백만 개의 셀 중 아주 작은 실패 확률도 전체 블록 수율을 크게 깎습니다. 그래서 리텍션 수율은 개별 셀의 저장 능력과 배열 수준의 실패 분포를 함께 보는 개념입니다.

약한 셀과 누설 경로

6T SRAM의 리텍션 실패는 한쪽 래치가 충분히 오래 high 상태를 유지하지 못할 때 자주 드러납니다. 특히 PMOS가 약하거나, 공정 편차로 인버터의 복원력이 작아지거나, 온도가 올라가 누설 전류가 커지면 retention fail이 먼저 나타납니다. 반대로 저온에서는 누설이 줄어 데이터가 더 오래 남을 수 있어, 같은 셀도 온도에 따라 다른 결과를 냅니다.

DRV와 보존 여유

DRV는 셀 배열이 데이터를 유지할 수 있는 최소 VDD입니다. DRV가 낮을수록 저전압 대기나 절전 모드에서 여유가 커지고, DRV가 높은 셀은 저전압에서 먼저 실패합니다. 리텍션 수율은 결국 "이 조건에서 몇 개 셀이 DRV와 retention time 조건을 통과했는가"를 보는 문제로 이어집니다.

배열 꼬리 분포와 weak cell map

실제 제품에서는 평균 셀보다 분포의 꼬리(tail)가 더 중요합니다. 대부분의 셀이 충분한 여유를 가져도, 극소수 weak cell이 특정 row나 column 주변에 몰려 있으면 블록 수율이 급격히 낮아질 수 있습니다. 그래서 리텍션 수율 평가는 pass/fail 개수만 세는 데서 끝나지 않고, 실패 위치를 bitmap으로 모아 공정 hotspot, layout 의존성, redundancy 투입 후보를 함께 해석합니다.

가속 시험과 테스트 시간

리텍션 fail은 수 ms에서 수 초 이상까지 넓게 퍼질 수 있어서, 단순 wait-and-read 방식만으로는 생산 테스트 시간이 길어집니다. 이 때문에 양산 환경에서는 고온 bake, 저전압 hold, reduced-high write 같은 가속 조건을 걸어 약한 p-channel이나 누설 지배 셀을 더 짧은 시간 안에 드러내고, 그 결과를 장시간 retention 조건과 상관시켜 해석합니다.

2. 비교/분석

항목	보는 값	수율과의 관계
Retention yield	지정 조건에서 pass한 셀 비율	양산 판정에 직접 반영
Retention time	데이터가 유지되는 시간	약한 셀의 꼬리 분포를 드러냄
DRV	데이터를 유지하는 최소 VDD	저전압 headroom을 보여줌
Temperature margin	온도 변화에 따른 여유	누설 지배 셀을 가려냄
Weak cell map	실패 셀의 위치 분포	redundancy, repair, hotspot 분석에 연결
Accelerated retention screen	고온/저전압/특수 write 조건	긴 test time 없이 약한 셀을 빠르게 드러냄

같은 SRAM이라도 "짧게는 버티지만 오래는 못 버티는 셀"과 "낮은 VDD에서는 무너지는 셀"은 다른 문제입니다. 그래서 생산 분석에서는 한 가지 숫자만 보지 않고, 시간과 전압과 온도를 같이 훑어야 실제 수율 손실을 설명할 수 있습니다.

또한 동일한 fail count라도 분포 형태에 따라 대응이 달라집니다. 랜덤하게 흩어진 fail은 ECC나 bit-level redundancy로 완화하기 쉽지만, 특정 wordline이나 주변 회로에 몰린 fail은 sense margin, IR drop, local variation 같은 구조 원인을 의심해야 합니다.

3. 동작 원리

1) 패턴 기록

먼저 셀에 0과 1 패턴을 번갈아 기록합니다. 한쪽 값만 쓰면 한쪽 저장 경로만 확인하게 되므로, 보통 보수(complement) 패턴을 함께 써서 양쪽 래치 모두를 시험합니다.

2) 조건 부여

그 다음 지정 시간 동안 셀을 idle 상태로 두거나, 고온 bake, 저전압 hold 같은 조건을 겁니다. 이때 누설 전류가 큰 셀은 내부 노드 전압이 서서히 무너지며, 일정 시점이 지나면 래치가 뒤집힙니다.

3) 읽기와 판정

대기 후 readback을 수행해 원래 값이 남아 있는지 확인합니다. 원래 값과 다르면 retention fail로 분류하고, 실패 위치를 모아 약한 셀 맵을 만듭니다. 실제 제품에서는 이 결과를 바탕으로 ECC 여유, spare row 사용, binning 기준을 조정합니다.

4) BIST와 결합

대형 array에서는 외부 장비만으로 긴 retention test를 반복하기 어렵기 때문에, BIST와 내부 test mode를 같이 씁니다. 특허에서처럼 write driver의 high level을 조절해 weak p-channel을 빠르게 드러내는 방식도 있으며, March 계열 알고리즘과 결합하면 retention fault를 더 짧은 시간에 선별할 수 있습니다.

5) 판정과 수율 연결

최종적으로는 셀 fail 자체보다 제품 기준으로 환산하는 단계가 중요합니다. weak cell map에서 나온 위치가 spare row/column으로 복구 가능한지, ECC로 흡수 가능한지, 저전력 standby bin에서만 제외하면 되는지를 함께 판단해야 실제 출하 수율과 연결됩니다. 따라서 retention yield는 회로 특성, 테스트 알고리즘, repair 정책이 만나는 경계 지표라고 볼 수 있습니다.

4. 장단점

장점

실제 공정 편차와 누설 문제를 직접 드러내서, 블록 신뢰성을 수치로 볼 수 있습니다.
DRV와 함께 보면 저전압 동작 여유를 정량화할 수 있습니다.
weak cell map을 만들면 ECC, redundancy, binning 전략을 고르기 쉽습니다.
고온/저전압 가속 조건과 결합하면 장시간 field risk를 생산 단계에서 더 빨리 드러낼 수 있습니다.

단점

시간과 온도 조건에 민감해 테스트 시간이 길어질 수 있습니다.
동일 셀도 조건이 바뀌면 결과가 달라져 비교 기준을 엄격히 잡아야 합니다.
보수적으로 잡으면 수율이 낮아 보일 수 있고, 느슨하게 잡으면 field fail 위험이 커집니다.
fail count만 보고 원인을 단정하면 안 되며, bitmap 분포와 repair 가능성까지 함께 해석해야 합니다.

5. 관련 기술

../sram/sram_0000_6t_sram_analysis.html - 6T SRAM의 기본 구조와 read/write 동작
../sram/sram_0005_sram_cell_variations.html - 8T/10T 셀과 읽기 분리 구조
../system/system_0020_ecc_error_correction.html - 약한 셀을 보완하는 ECC
../system/system_0015_memory_controller.html - 리프레시와 저전력 운용 제어
https://www.cl.cam.ac.uk/techreports/UCAM-CL-TR-536.pdf - 저온에서 SRAM data remanence가 길어질 수 있음을 다룬 보고서
https://patents.google.com/patent/US7606092B2/en - SRAM data retention test를 위한 write/read 방법과 회로
https://patents.google.com/patent/US20080186784A1/en - reduced-high write를 이용해 weak p-channel을 빠르게 드러내는 retention screen 설명
https://www2.eecs.berkeley.edu/bears/2004/STARS/final/qin.pdf - SRAM의 Data Retention Voltage(DRV) 분석
https://cs.brown.edu/people/irisbahar/papers/TDMR2020-SRAM-noise.pdf - 저전압 CMOS SRAM의 thermal limit와 data retention

6. 핵심 정리

SRAM 리텍션 수율은 특정 조건에서 데이터를 유지한 셀의 비율이며, 배열 신뢰성을 보는 핵심 지표입니다.
약한 PMOS, 누설 증가, 공정 편차, 온도 변화가 리텍션 실패를 앞당깁니다.
DRV와 retention time을 같이 보면 저전압 여유와 약한 셀 분포를 함께 읽을 수 있습니다.
실제 생산에서는 패턴 기록, 대기, readback, weak cell map, ECC 여유 조정이 하나의 흐름으로 이어집니다.
같은 fail 수라도 분포가 랜덤인지 hotspot인지에 따라 redundancy, ECC, 공정 개선 방향이 달라집니다.

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