NAND Flash Internals

NAND 플래시 내부 구조 상세 분석

NAND Flash Cell · String/Array · Vth Distribution · 3D V-NAND · Program/Erase Physics

NAND 플래시는 전원 없이 데이터를 유지하는 비휘발성 저장 매체입니다. 본 문서는 NAND의 셀 물리(전하 저장), 셀을 직렬로 잇는 String 구조, 셀당 비트 수에 따른 문턱전압 분포, 2D/3D 구조, 그리고 프로그램/소거의 물리와 신뢰성 열화까지 NAND 내부를 셀 수준에서 분석합니다.

NAND는 같은 플래시 계열이라도 NOR와 연결 방식이 달라, 랜덤 접근보다 대용량 저장과 순차 처리에 더 잘 맞습니다. 3D V-NAND와 charge trap 구조는 평면 미세화 한계를 넘기기 위해 등장했고, 오늘날 TLC/QLC SSD의 고집적화를 가능하게 만든 핵심 축입니다.

1. NAND 셀 구조 — 전하를 절연막에 가두다

NAND 셀은 기본적으로 게이트 절연막 안에 전자를 주입·제거하여 트랜지스터의 문턱전압(Vth)을 바꾸는 방식으로 데이터를 저장합니다. 전하를 저장하는 매체에 따라 Floating Gate(FG) 방식과 Charge Trap(CT) 방식으로 나뉩니다.

그림 1. Floating Gate vs Charge Trap 셀 구조와 비휘발성 원리

Floating Gate vs Charge Trap

두 방식 모두 원리는 같습니다. 전자를 주입하면 Vth가 높아져 ‘0’(프로그램), 전자를 제거하면 Vth가 낮아져 ‘1’(소거)이 됩니다. 읽기는 기준전압을 걸어 셀이 켜지는지로 저장값을 판별합니다. 전하가 절연막에 갇혀 전원 없이도 유지되므로 비휘발성입니다.

DRAM/SRAM과의 결정적 차이

비휘발성의 대가 — NAND는 전원 없이 데이터를 유지하는 대신, 쓰기 전 반드시 소거가 필요하고(erase-before-write), 반복 사용 시 절연막이 마모되며(P/E cycle 제한), 속도가 DRAM/SRAM보다 훨씬 느립니다.

2. NAND String과 어레이 구조

‘NAND’라는 이름은 셀을 직렬로 연결한 구조에서 유래합니다. 여러 셀을 한 줄로 직렬 연결하면 셀당 배선이 줄어 집적도가 크게 높아집니다. 이것이 NAND가 대용량 저장에 적합한 근본 이유입니다.

그림 2. NAND String(직렬) 구조, NOR(병렬) 대비, String→Page→Block 계층

String 구성

• SSL(String Select Line)과 GSL(Ground Select Line) 사이에 여러 셀(WL0~WLn)이 직렬로 연결됩니다.

• Word Line(WL)이 각 셀의 Control Gate를 제어하고, Bit Line(BL)이 String을 통해 데이터를 읽고 씁니다.

• 직렬 연결 덕분에 셀당 콘택(배선)이 줄어 NOR보다 훨씬 높은 집적도를 달성합니다.

NAND vs NOR

NAND는 page/block 중심으로 움직이고, NOR는 바이트 단위 접근이 쉬워 코드 실행에 유리합니다. 같은 플래시라도 저장 밀도와 접근 방식에서 목표가 다릅니다.

Page → Block 계층

• 같은 WL에 연결된 셀들의 묶음이 Page로, 읽기/쓰기의 최소 단위입니다(보통 4~16KB).

• 여러 String이 모여 Block을 이루며, 소거의 최소 단위입니다(수백~수천 Page).

• 읽기/쓰기는 Page 단위인데 소거는 Block 단위인 비대칭이 바로 FTL(Flash Translation Layer)이 필요한 근본 원인입니다.

3. 셀당 비트 수와 문턱전압 분포

한 셀에 저장하는 비트 수는 문턱전압(Vth)을 몇 단계로 구분하느냐에 달려 있습니다. 단계가 많을수록 같은 면적에 더 많은 데이터를 담지만, 전압 레벨 사이 간격이 좁아져 오류에 취약해지고 수명이 짧아집니다.

그림 3. SLC/MLC/TLC/QLC의 문턱전압 분포 — 레벨이 많을수록 봉우리 간격이 좁아짐

16레벨(QLC)은 좁은 전압 창에 16개의 분포를 욱여넣어야 하므로, 작은 전하 변동에도 인접 레벨과 겹쳐 오류가 발생하기 쉽습니다. 그래서 다비트 NAND일수록 강력한 ECC(LDPC)와 정교한 읽기 보정(Read Retry)이 필수가 됩니다.

4. 2D Planar NAND vs 3D V-NAND

초기 NAND는 셀을 평면(가로)에 배치하고 미세화로 집적도를 높였습니다. 그러나 10nm대에 이르러 셀 간격이 너무 좁아져 간섭이 심해지고 미세화가 한계에 도달했습니다. 이를 ‘수직 적층’으로 우회한 것이 3D V-NAND입니다.

그림 4. 2D Planar NAND와 3D V-NAND의 구조 차이

3D NAND가 가져온 변화

• 평면 미세화 대신 셀을 수직으로 쌓아(현재 200층 이상) 층수를 늘려 용량을 키웁니다(32→64→128→200층+).

• 셀 크기를 오히려 키우면서도 집적도를 높일 수 있어, 셀 간 간섭이 줄고 신뢰성·수명이 개선됩니다.

• 수직 적층에는 Charge Trap 방식이 유리하여 대부분의 3D NAND가 CT 기반입니다.

• 이 기술이 TLC/QLC 대용량화의 토대가 되어, 오늘날 SSD의 고용량·저가격을 가능하게 했습니다.

5. Program / Erase 물리와 신뢰성 열화

NAND의 쓰기(Program)와 소거(Erase)는 절연막을 통과하는 전자의 터널링(FN tunneling)으로 이루어집니다. 이 강한 전계가 반복되면서 절연막이 점차 손상되어 마모가 누적됩니다.

그림 5. Program/Erase/Read 물리와 NAND의 신뢰성 열화 메커니즘

기본 동작

• Program(쓰기) — Control Gate에 높은 양전압을 걸어 FN 터널링으로 전자를 절연막 안에 주입합니다. ISPP(Incremental Step Pulse Programming)로 펄스를 단계적으로 높여 Vth를 정밀 제어합니다. 페이지 단위로 수행되며, 0→1 전환은 소거 없이는 불가능합니다.

• Erase(소거) — 기판/채널에 높은 양전압을 걸어 전자를 절연막 밖으로 방출시킵니다. Block 단위로 일괄 수행되며, 강한 전계가 절연막 손상의 주원인입니다.

• Read(읽기) — 기준전압(Vref)을 걸어 셀의 ON/OFF로 저장값을 판별합니다. 비파괴적이며 가장 빠릅니다. 다비트 셀은 여러 Vref로 여러 번 읽습니다.

신뢰성 열화 메커니즘

이러한 열화는 컨트롤러의 ECC(LDPC), Wear Leveling(마모 평준화), Read Retry(읽기 재시도)로 보정·완화됩니다. NAND 셀 자체는 불완전하지만, 이를 시스템 차원에서 관리하여 신뢰성 있는 저장장치를 만드는 것이 SSD 설계의 핵심입니다.

6. 장단점과 종합

핵심 정리 — SRAM은 속도를, DRAM은 밀도와 속도의 균형을, NAND는 비휘발성과 대용량을 추구합니다. NAND는 셀을 직렬로 잇고(String) 한 셀에 여러 비트를 담으며(TLC/QLC) 수직으로 쌓아(3D) 극한의 집적도를 얻는 대신, 마모·간섭·전하 누설이라는 신뢰성 문제를 ECC와 FTL로 관리합니다.

장점

• 셀을 직렬로 묶어 배선 수를 줄이므로 면적 효율이 높고, 같은 실리콘 면적에서 더 큰 용량을 얻기 쉽습니다.

• 3D 적층과 charge trap 조합은 평면 미세화의 한계를 우회하며, 셀 간 간섭을 줄이는 데 유리합니다.

• 전원이 꺼져도 전하를 유지하므로 저장 매체로서의 비휘발성이 뛰어납니다.

한계

• page write, block erase 제약 때문에 in-place overwrite가 불가능하고, FTL과 GC가 필수입니다.

• 셀당 비트 수가 늘수록 문턱전압 여유가 줄어 오류율과 수명 부담이 커집니다.

• 반복 program/erase와 read disturb, retention loss 때문에 컨트롤러 수준의 ECC와 보정이 필요합니다.

7. 관련 기술

• nand_0005_nand_nvme_ssd_analysis.html - FTL, NVMe, OS I/O 스택과 NAND의 연결 방식

• nand_0020_ftl_wearleveling_garbagecollection.html - L2P 매핑, GC, Wear Leveling, OP

• nand_0015_vfs_fs_pagecache_blockio.html - page cache, blk-mq, TRIM/Discard 경로

• system_0020_ecc_error_correction.html - ECC, LDPC, 비트 오류 정정 배경

• system_0025_nvme_architecture.html - NVMe 큐 구조와 호스트 인터페이스

• https://en.wikipedia.org/wiki/Flash_memory - NOR/NAND flash 개요와 계층 설명

• https://en.wikipedia.org/wiki/Charge_trap_flash - charge trap, 3D NAND, vertical 구조 설명

8. 핵심 정리

NAND Flash는 셀을 직렬로 연결해 집적도를 높이고, 한 셀에 더 많은 비트를 담으며, 3D 적층으로 평면 미세화의 한계를 넘는 저장 기술입니다. 대신 page/block의 비대칭 동작과 P/E 마모, read disturb, retention loss를 감수해야 합니다. 그래서 실제 제품은 FTL, GC, Wear Leveling, ECC를 함께 써서 NAND의 물리적 한계를 시스템 차원에서 흡수합니다. 결과적으로 NAND는 범용 저장장치의 핵심이 되었고, 3D charge trap 구조는 그 중심에 있습니다.